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DS31256
256채널, 높은 스루풋 HDLC 컨트롤러

최대 60개 T1 또는 64개 E1 데이터 스트림 또는 2개 T3 데이터 스트림을 처리할 수 있는 256채널 HDLC 컨트롤러


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DS31256 이 제품은 새로운 설계에는 권장되지 않습니다.

제품 설명
전체 데이터 시트 (PDF, 1.2MB)
English Download this datasheet in PDF format다운로드
DS31256은 60개 T1 또는 64개 E1 데이터 스트림, 또는 2개의 T3 데이터 스트림까지 처리가 가능한 256채널 HDLC 컨트롤러이다. 16개의 물리적 포트는 각각 1개, 2개 또는 4개의 T1 또는 E1 데이터 스트림을 처리할 수 있다. DS31256은 Layer 1, HDLC 프로세싱, FIFO, DMA, PCI 버스 및 로컬 버스 등의 블록으로 이루어져 있다.

16개의 HDLC 엔진(각 포트에 하나씩)이 있으며, 이들은 각각 채널화 모드에서 8.192Mbps까지의 속도로 작동이 가능하며 비채널화 모드에서는 10Mbps까지 가능하다. DS31256은 또한 포트 0, 1, 2에만 상주하는 3개의 고속 HDLC 엔진을 가지고 있다. 이들은 52Mbps까지의 속도로 작동할 수 있다.

주요기능   애플리케이션/용도
  • 256개의 독립적인 양방향 HDLC 채널
  • 132Mbps까지의 풀 듀플렉스 스루풋
  • 60개 T1 또는 64개 E1 데이터 스트림까지 지원
  • 채널화 또는 비채널화 작동이 독립적으로 설정될 수 있는 16개의 물리적 포트 (16 Tx 및 16 Rx)
  • 3개의 고속 (52Mbps) 포트, 다른 포트는 10Mbps (비채널화) 까지의 속도 가능
  • 채널화된 포트는 각기 1개, 2개 또는 4개의 T1 또는 E1 라인 처리 가능
  • 채널 당 양방향으로 DS0 루프백
  • 포트 레벨에서의 초과 가입
  • 투명 모드 지원
  • 자동 에러 삽입 기능을 갖춘 기판 상에 탑재된 BERT
  • BERT기능은 어느 HDLC 채널이나 포트에 할당될 수 있음
  • 송수신 양방향에서 대량의 16kB FIFO
  • 효율적인 분산/수집 DMA가 메모리 효율을 극대화
  • 수신 데이터 패킷에 시간이 포함됨
  • 송신 패킷 우선 순위 설정
  • V.54 루프백 탐지기
  • 로컬 버스가 PCI 연결 또는 로컬 액세스 허용
  • Intel® 또는 Motorola® 버스 신호 지원
  • DS3134와의 후향적 호환성
  • 33MHz 32비트 PCI (V2.1) 인터페이스
  • 5V 묵인 I/O를 갖춘 3.3V 저전력 CMOS
  • JTAG 지원 IEEE 1149.1
  • 256핀 플라스틱 BGA (27mm x 27mm)


기능은 PDF 데이터 시트 6페이지에 계속됨.
 
  • 채널화 및 빈 채널 (clear channel) T1/E1 및 T3/E3
  • 고밀도 프레임 릴레이 액세스
  • 고밀도 V.35
  • 멀티링크 PPP를 지원하는 라우터
  • SONET/SDH EOC/ECC 터미네이션
  • 트리플 HSSI
  • xDSL 액세스 멀티플렉서 (DSLAM)

다이어그램
DS31256: Block Diagram
블록 다이어그램

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    2006-01-27
    이 페이지는 최근에 변경됨: 2009-10-13


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