핵심 단어: video display board, low cost FPGA, LED driver, video brick, color pixel, video processor, video interface, refresh rate, frames, LVDS, QVGA, DVI, TMDS, PWM, receiver, half-pixel, VESA, Video Electronics Standard Association, RGB, VGA, PDM
개요: 현재 모든 최고의 LED 비디오 디스플레이 보드 제조업체들은 유사하지만 고유의 구조를 가지고 다양한 컬러 픽셀 크기의 LED 비디오 브릭을 구현하고 있다. Maxim은 이들 애플리케이션에 대한 자사의 지식을 이용해 LED 기반 비디오 디스플레이 보드를 위한 기준 설계에 저가의 중형 FPGA 칩과 함께 MAX6974 LED 드라이버의 고유 기능을 통합하였다.
머리말
현재 대형 LED 비디오 디스플레이 보드가 전세계에 대략 수 만개 설치되었지만 전체 시스템 가격을 대폭 낮추고 이러한 디스플레이 보드의 연산 절차를 간소화한다면 LED 비디오 디스플레이는 보다 광범위하게 확산될 수 있다. 이 애플리케이션 노트에서는 저가의 기본적인 모듈 방식 LED 비디오 디스플레이 보드를 위한 기준 설계를 제공한다. 설계의 새로운 구조는 디지털 비디오 비트 스트림 디멀티플렉싱을 위한 단일 저가 FPGA 칩과 MAX6974 LED 드라이버의 기능을 결합하여 QVGA (320 x 240) 해상도 LED 비디오 디스플레이를 구현한다. 이 디스플레이 보드는 PC로 제어할 수 있으며 이차 모니터로 사용하여 텍스트, 그래픽 또는 멀티미디어 정보를 표시할 수 있다.
최신 LED 비디오 디스플레이 보드 구조
현재 모든 최고 LED 비디오 디스플레이 보드 제조업체들은 유사하지만 고유의 구조를 가지고 다양한 컬러 픽셀 크기의 LED 비디오 브릭을 구현하고 있다. 비디오 브릭 픽셀 크기는 제조업체에 따라 256에서부터 15552까지 다양하다. 비디오 브릭을 나란히 쌓으면 한 면이 수 미터인 비디오 월(wall)을 형성할 수 있다(그림 1). LED와 드라이버는 각 비디오 브릭 내부의 다른 PCB에 서로 가깝게 탑재된다. FPGA와 비디오 버퍼 메모리 칩도 LED-드라이브 PCB에 탑재된다.
비디오 월에서 비디오 브릭은 보통 동축 케이블을 사용하여 상호 연결된다. 그런 다음 비디오 월은 광섬유에 의해 제어 및 비디오 프로세싱 유닛에 연결된다. 제어 유닛은 이러한 비디오 브릭을 구성하고 적절한 비디오 소스를 선택하는 데 사용된다. 비디오 프로세서는 선택된 신호를 수신하고 신호 형식을 변환하며 대응하는 픽셀 위치에 적절한 데이터 정보를 전송한다. 데이터 버퍼링과 스케일링 작업은 비디오 프로세서에 의해 완성된다. 애플리케이션의 컨트롤러 및 비디오 프로세서 유닛은 특수한 전문가용 장치로 값이 매우 비싸다.
그림 1. 최신 LED 비디오 디스플레이 보드 시스템 구조
Maxim의 접근 방법
LED 비디오 디스플레이 보드는 MAX6974 LED 드라이버의 고유 기능과 함께 저가의 중형 FPGA 칩을 사용하여 구성된다. 전체 시스템은 PC에 의해 제어된다(그림 2). 비디오 인터페이스 PC 카드를 추가하면 다양한 비디오 신호 소스를 모두 지원할 수 있다. 이렇게 하면 더 적은 전자 부품으로 완벽한 LED 비디오 디스플레이 보드를 구현할 수 있어 전문적인 연산 장치가 필요 없다.
자세한 이미지 보기 (PDF, 12kB) 그림 2. MAX6974 기반 LED 비디오 디스플레이 보드 시스템 구조
MAX6974 LED 드라이버 기능
MAX6974 LED 드라이버는 특별히 LED 비디오 디스플레이 보드 애플리케이션용으로 설계되었다. 각 LED 드라이버는 24개의 조정 가능한 정전류, PWM LED 드라이버 포트를 가지며 8개 또는 16개 (듀플렉스 모드) RGB 픽셀을 구동할 수 있다. 블랭크 스크린 출력 없이 비디오 또는 스틸 카메라 영상을 받아들이기 위해 이 칩의 PWM 레이트는 매우 빠르다. 60fps(frames per second)의 비디오 리프레시 레이트에서 PWM 레이트는 약 7680Hz이다. MAX6974의 데이터 입력 인터페이스는 1개의 LVDS 클록 및 LVDS 데이터 쌍으로 구성된다. 추가되는 전문 MAX6974 LED 드라이버에 적절한 데이터 비트가 데이터 출력 인터페이스를 통해 제공된다. 이 인터페이스에는 또한 LVDS 클록과 LVDS 데이터 쌍이 포함되어 있다. 비디오 리프레시 레이트와 클록 주파수에 따라 수백 개의 MAX6974 소자를 LVDS 인터페이스를 통해 함께 연결할 수 있다. 이 인터페이스로 LED 드라이버와 비디오 디스플레이 모듈 PCB는 최대 수 피트의 트위스트 페어 케이블을 통해 상호 연결이 가능하다.
MAX6974는 다음 세 가지 방식으로 각 LED 강도를 제어할 수 있다. 첫째, 각각의 개별 LED(적색, 녹색, 청색)는 12비트의 PWM 강도 제어를 갖는다. 이것은 DVI™ 인터페이스에 의해 정의되는 컬러 해상도 당 8비트보다 훨씬 높다. 여분의 비트는 다양한 주변 조명 조건을 받아들이기 위해 대비 조정에 사용할 수 있다. 둘째, 모든 LED 구동 포트에 영향을 미치는 7비트의 PDM 강도 제어가 있다. 이들 PDM 비트는 밝기 제어에 사용할 수 있다. 마지막으로 LED 구동 포트의 각 컬러 그룹에 대한 256 (6mA ~ 30mA) 단계의 정전류 제어가 있다. 이 캘리브레이션 단계는 원하는 비디오 컬러 온도와 일치시키는 데 사용할 수 있다.
MAX6974 기반 LED 비디오 디스플레이 보드 구조 상세 설명
이 LED 비디오 디스플레이 보드 기준 설계는 단일 FPGA 칩을 사용하여 비디오 데이터 비트를 디멀티플렉싱한다. 또한 제어 프레임을 캡처하여 이를 각 MAX6974 LED 드라이버 내부의 대응하는 레지스터에 직접 전달한다. 그림 3은 QVGA 해상도(320 x 240)를 갖는 이 기준 설계의 기능 다이어그램을 보여준다. TFP401 DVI 수신기, EDID를 저장하는 AT24C02 EEPROM, EP2C20 FPGA, 및 76,800 OVSRRGBCC3 RGB LED를 구동하는 9600 MAX6974 LED 드라이버가 사용되었다.
블록 다이어그램 왼쪽의 DVI 신호는 TFP401 DVI 수신기에 의해 수신된다. AT24C02 EEPROM은 Windows® 운영 시스템에 EDID를 제공하는 데 사용된다. 그런 다음 디시리얼라이즈 및 TMDS-디코딩 신호는 EP2C20으로 전송된다. 포맷 변환된 비디오 비트는 약 32Mbps의 속도로 5개 LVDS 채널을 통해 LED 디스플레이 모듈 PCB의 열(column)에 제공된다. LVDS 채널은 총 6개 와이어에 대한 2개의 차동 쌍, CLKI(O)±, DIN(OUT)±, LOADI(O) 핀 및 GND (접지) 핀으로 구성된다. 각 LED 디스플레이 모듈 PCB에는 64개 MAX6974 LED 드라이버와 512개 OVSRRGBCC3 RGB LED가 내장된다.
비디오 비트 스트림 디멀티플렉싱 및 제어 비디오 프레임
DVI에서 가장 낮은 해상도는 VGA이다. 이 기준 설계의 QVGA 애플리케이션에서는 홀수 또는 짝수 픽셀과 라인이 한 라인씩 걸러 사용된다. TFP401 DVI 수신기의 하프 픽셀 클록 레이트는 12.5MHz이다. 블랭킹 오버헤드는 약 40%이다. 홀수 또는 짝수 라인만 취하여 MAX6974의 LVDS 인터페이스에서 필요하지 않은 블랭킹 오버헤드를 소거하면 시리얼라이즈된 (24비트 RGB) QVGA 데이터 전송률은 12.5/2/1.4 × 24 = 107.142857Mbps이다. DVI는 컬러 변환당 8비트인데 반해 MAX6974는 컬러 변환당 12비트이므로 이를 고려하면 유효 데이터 전송률은 107.142857/8 × 12 = 160.714286Mbps이다. FPGA는 TFP401 DVI 수신기에서 발생하는 픽셀 데이터 스트림을 버퍼링하여 이를 5개 그룹으로 나누어 대응하는 LVDS 채널로 전송한다. 각 LVDS 채널의 데이터 전송률은 160.714286/5 = 32.1428571Mbps이다.
각각의 픽셀은 TFP401 DVI 수신기를 통해 각 라인에서 왼쪽에서부터 오른쪽으로, 그리고 각 프레임에서는 위에서 아래로 순차적으로 전송된다. MAX6974의 개별 PWM 프레임 포맷은 8픽셀씩 한 그룹을 함께 전송하기 위해 동일한 컬러 정보를 필요로 한다(표 1). 이러한 포맷 변환을 위해 최소 8픽셀의 데이터를 유지하는 버퍼가 필요하다. 기준 설계에는 전체 비디오 프레임을 위한 버퍼가 사용되므로 인접 라인과 블랭킹 오버헤드 제거를 고려하면서 LVDS 채널을 통해 거의 일정한 데이터 전송률을 유지할 수 있다. 버퍼링은 또한 PCB의 양쪽 끝에서 여러 개의 MAX6974 소자를 상호 연결할 수 있게 하므로 오른쪽에서 왼쪽 끝까지 긴 LVDS 링크가 필요 없다.
표 1. MAX6974 개별 PWM 데이터 프레임 포맷
HEADER
DATA 1
DATA 2
DATA 3
...
DATA N
HDR[23:0]
B7, B6, ...R0
B7, B6, ...R0
B7, B6, ...R0
...
B7...R0
B_...G_...R_ 12비트 (MAX6974) 또는 14비트 (MAX6975) 데이터
개별 포트 PWM 정보를 제공하는 외에도 010101, 101010, 111111의 헤더 CMD 비트를 갖는 3개의 다른 데이터 프레임은 MAX6974의 LVDS 인터페이스를 통해 CALDAC, 글로벌 강도 PDM 및 구성 정보를 제공하는 데 사용된다(표 2). 각 헤더는 24비트로 구성된다. 첫 번째 바이트는 11101000, 6개의 CMD 비트, 10개의 카운터 (CNTR) 비트가 순차적으로 이어지는 동일한 동기 패턴을 갖는다. 개별 포트 PWM 데이터 프레임에 대한 CMD 비트는 000000이다.
표 2. MAX6974 데이터 프레임 헤더 포맷
HDR
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
SYNC
CMD
CNTR
7
6
5
4
3
2
1
0
1
0
1
0
1
0
9
8
7
6
5
4
3
2
1
0
1
1
1
0
1
0
0
0
C1
C0
C1
C0
C1
C0
b9
b8
b7
b6
b5
b4
b3
b2
b1
b0
PWM 정보를 포함하는 프레임을 제외한 데이터 프레임은 PC 기반 GUI를 사용하는 DVI 인터페이스를 통해서도 전송된다. 데이터 프레임 유형은 FPGA 내부의 대응하는 회로에 의해 식별된다. PWM 정보와 관련된 프레임을 제외한 데이터 프레임은 표 3에 보이는 포맷을 갖는다. 여기서 HDR은 헤더를 나타낸다. 개별 포트 PWM 정보를 위한 비디오 프레임에는 헤더가 없다.
표 3. 비디오 디스플레이 기준 설계, 데이터 프레임 스크린 포맷
Row
LVDS 1 Pixel 0~63
LVDS 2 Pixel 64~127
LVDS 3 Pixel 128~191
LVDS 4 Pixel 192~255
LVDS 5 Pixel 256~319
0
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
1
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
2
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
... .
... .
... .
... .
... .
... .
... .
... .
... .
... .
31
..Chip 1920
..Chip 1920
..Chip 1920
..Chip 1920
..Chip 1920
32
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
33
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
34
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
... .
... .
... .
... .
... .
... .
... .
... .
... .
... .
63
..Chip 1920
..Chip 1920
..Chip 1920
..Chip 1920
..Chip 1920
64
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
65
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
HDR...HDR
66
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
Chip 1 ... ...
... .
... .
... .
... .
... .
... .
... .
... .
... .
... .
95
..Chip 1920
..Chip 1920
..Chip 1920
..Chip 1920
..Chip 1920
표 3은 320 픽셀 열과 96 픽셀 행의 부분 제어 비디오 프레임을 보여준다. LVDS 채널 1에서 5까지는 각각 픽셀 열 0 ~ 63, 64 ~ 127, 128 ~ 191, 192 ~ 255, 256 ~ 319에 대한 비디오 및 제어 정보를 제공한다. 제어 비디오 프레임에서 행 0과 1의 각 픽셀은 24 헤더 (HDR) 비트의 구성을 포함한다. 행 32와 33은 글로벌 강도 PDM의 헤더 비트를 호스트하고 행 64와 65는 CALDAC의 헤더 비트를 포함한다. 2 헤더 행의 각 그룹의 다음에 나오는 30 행은 이 기준 설계에서 LED 디스플레이 모듈 PCB의 30 행에 대응한다. 특정 LVDS 열 내의 각각의 64 픽셀은 각 LED 디스플레이 모듈 PCB의 64개 MAX6974 LED 드라이버에 대한 정보를 갖는다. 각 픽셀은 1개의 MAX6974 소자에 대한 24비트 제어 정보를 포함한다. 95 이상의 행은 제어 비디오 프레임에서 사용되지 않는다.
디스플레이 보드 제어를 위한 GUI
GUI(그림 4)는 이 설계에 사용되는 모든 MAX6974 소자에 대한 구성, 글로벌 강도 PDM 및 CALDAC 레지스터 비트를 설정한다. GUI에는 비디오 디스플레이 보드 상의 모든 칩에 대응하는 파라미터를 조정할 수 있는 글로벌 설정 옵션이 있다. 또한 각 칩에 대한 파라미터를 개별적으로 조정할 수 있는 소자 탭이 있다. 모든 레지스터와 모든 MAX6974 LED 드라이버에 대한 설정은 파일로 저장한 다음 비디오 디스플레이 보드를 켠 후 불러올 수 있다. 비디오 디스플레이 보드 제품 초기화 과정을 간편하게 실행할 수 있도록 일반적인 레지스터 파라미터가 포함된 초기 설정 파일이 제공된다.
자세한 이미지 보기 (PDF, 588kB) 그림 4. MAX6974 비디오 디스플레이 보드 GUI
GUI는 Windows 운영 시스템에서 개별 애플리케이션 윈도우처럼 나타난다. GUI의 Write 버튼이 활성화되면 GUI는 비디오 제어 프레임을 생성하여 이를 비디오 디스플레이 보드에 전송한다. 비디오 제어 프레임은 60Hz의 비디오 리프레시 레이트로 한 번만 표시하면 된다. 비디오 제어 프레임은 비디오 디스플레이 보드의 전체 스크린을 차지할 수 있지만 FPGA는 제어 프레임 헤더 행을 검출하여 대응하는 정보를 MAX6974의 레지스터에 직접 전송한다. 따라서 비디오 제어 프레임의 컨텐츠는 비디오 디스플레이 보드 상에 나타나지 않는다. 이렇게 하면 비디오 프레임 업데이트가 생략되지만 육안으로는 인식되지 않는다.
구현
DVI 수신기 보드에는 TFP401 DVI 수신기 1개와 AT24C02 EEPROM 및 몇 개의 바이패스 커패시터가 탑재되어 있다(그림 5). TFP401 DVI 수신기는 직렬-병렬 변환 및 TMDS 디코딩을 수행하고, RGB 비트의 홀수 및 짝수 픽셀을 하프 픽셀 클록 레이트로 동시에 제공한다. DVI에 의해 정의되는 최소 스크린 해상도가 VGA이기 때문에 이 기준 설계는 모든 인접 픽셀과 다른 모든 라인을 소거한다. 하프 픽셀 클록은 FPGA에서 원하는 픽셀을 고르고 선택할 수 있어 편리하다.
Windows 운영 체제는 모니터를 인식하기 전에 I²C 프로토콜을 사용하여 DDC를 통해 모니터를 검색한다. 그러면 모니터는 제조 및 동작 정보가 포함되어 있는 EDID로 응답한다. 마찬가지로 AT24C02 EEPROM은 LED 비디오 디스플레이 보드에 대한 EDID 정보를 저장하는 데 사용된다. 제조업체의 ID는 VESA(Video Electronics Standards Association)에서 입수해야 한다. 이 기준 설계에서는 DVI 지원 LCD 모니터의 EDID를 가져와 AT24C02 EEPROM에 저장한다. 3개 어드레스 핀이 모두 접지될 때 AT24C02 EEPROM의 I²C 소자 어드레스는 0xA0이며, 이것을 운영 체제가 검색하게 된다.
자세한 이미지 보기 (PDF, 160kB) 그림 5. DVI 수신기 PCB (2.25" x 4").
FPGA 보드(그림 6)는 주로 2개의 SRAM과 단일 Altera® FPGA 소자로 구성된다. LVDS 인터페이스와 메모리 액세스 기능은 모두 FPGA 내에 포함된다. 이 설계에서 FPGA의 주요 목적은 DVI 디지털 비디오 정보를 디멀티플렉싱하는 것이다. FPGA의 또 다른 중요한 기능은 구성, 글로벌 강도 PDM 및 CALDAC 정보에 대한 데이터 프레임 인식이다. 일단 비디오 제어 프레임이 식별되면 개별 PWM 정보 이외의 정보를 포함하는 이들 데이터 프레임은 수신된 다음, 대응하는 MAX6974 레지스터에 직접 전송된다.
자세한 이미지 보기 (PDF, 304kB) 그림 6. FPGA PCB (7.5" x 9.5").
그림 7은 FPGA의 내부 기능 블록을 보여준다. 픽셀 비트의 스크린 프레임은 버퍼링을 위해 SRAM에 저장된다. FPGA 내부에 구현되는 라인 버퍼는 TFP401 DVI 수신기와 LVDS 채널 인터페이싱에 사용된다. 2개의 라인 버퍼(하나는 TFP401 DVI 수신기에서 데이터 비트를 받아들이고 다른 하나는 SRAM에 전달하는데 사용)는 TFP401 DVI 수신기로부터 데이터를 받아들이는 데 사용된다. 마찬가지로 2개의 라인 버퍼는 각 LVDS 채널에 사용된다. FPGA는 DVI와 LVDS 데이터 스루풋을 일치시키고 모든 필요한 SRAM 데이터, 어드레스, 제어 신호를 위한 타이밍 요구사항을 만족하는 조합 로직 회로를 제공한다. SRAM은 단일 포트 유형이기 때문에 읽기와 쓰기 동작이 동시에 수행되면서 메모리 액세스 스케줄링 메커니즘이 FPGA 내부에서 구현된다.
각각의 MAX6974는 8개의 RGB LED를 구동한다. 각 디스플레이 모듈 보드(그림 8)에는 8행 및 8열에 64개 MAX6974 LED 드라이버와 8행 및 64열에 512개 RGB LED가 탑재된다. 모든 LED는 PCB의 한 면에 조립되며 LED의 중심간 거리는 위, 아래, 왼쪽, 오른쪽 LED로부터 8mm이다. 디스플레이 모듈 보드의 치수는 512mm x 64mm이다. 모든 MAX6974 소자는 PCB의 다른 면에 조립된다. MAX6974 소자가 조립되는 동일한 면에는 전원 및 접지 핀과 1 x 6 헤더도 설치된다. 2개의 1 x 6 헤더가 설치되는데, 하나는 LVDS 입력 인터페이스용으로 왼쪽 위 모서리에 위치하며 다른 하나는 LVDS 출력 인터페이스용으로 왼쪽 아래 모서리에 위치한다. 디스플레이 모듈 보드는 인터커넥션 보드가 설치되는 디스플레이 보드 프레임에 끼우도록 설계되었다. 인접한 LED 디스플레이 모듈 PCB 간 LVDS 인터페이싱에 추가 와이어링은 필요하지 않다.
자세한 이미지 보기 (PDF, 1.25MB) 그림 8. 한 면에 LED가 조립되고 다른 면에 MAX6974 LED 드라이버가 탑재된 LED 디스플레이 모듈 PCB(64mm x 512mm). (PCB는 왼쪽(a)과 오른쪽(b) 면으로 나뉜다.)
그림 9는 DVI 수신기, FPGA 및 150 LED 디스플레이 모듈 PCB가 탑재된 QVGA LED 비디오 디스플레이 보드의 일반적인 조립을 보여준다. 이들 PCB는 5열 및 30행으로 정렬된다. DVI 수신기와 FPGA PCB는 비디오 디스플레이 보드 조립의 맨 위에 보인다. 이들은 맨 위 행에서 LED 디스플레이 모듈 PCB 뒤로 쉽게 숨길 수 있다.
각 MAX6974 소자의 동작 전류는 3.3V VCC 전원에서 28mA (CALDAC 비활성) 또는 54mA (CALDAC 활성)이다. LED 디스플레이 모듈 PCB에서 64개 MAX6974 LED 드라이버의 동작 전류는 1.8A 또는 3.5A이다. 각 MAX6974 포트를 흐르는 최대 LED 전류는 5V VLED 전원에서 30mA이다. 512개 RGB LED가 탑재된 각 LED 디스플레이 모듈 PCB의 최대 LED 전류는 46A이다. 전체 비디오 디스플레이 보드에 전력을 공급하기 위해서는 3.3V 및 5V 다중 전원이 필요하다.
80 x 64 LED 비디오 브릭
그림 10은 아크릴 프레임(10개 PCB 장착 가능)으로 조립된 9개 LED PCB를 보여준다. FPGA 및 DVI 수신기는 PCB 뒷면에 탑재되었다(그림 11). 전체 QVGA 디스플레이 보드는 이와 같은 아크릴 프레임 15개(3 x 5)를 사용하여 조립할 수 있다.
그림 10. 최대 10 LED PCB를 장착할 수 있는 아크릴 프레임
그림 11. 아크릴 프레임의 뒷면
Altera는 Altera Corporation의 등록상표이다.
DVI는 Digital Display Working Group (DDWG)의 상표이다.
Windows는 Microsoft Corporation의 등록상표이다.
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