개요: 이 애플리케이션 노트에서는 Maxim의 UL® 인증을 획득한 IEEE® 1394™, 단일 및 듀얼 포트 FireWire® 보호 회로를 설명한다. 단일 포트 FireWire 보호 회로는 MAX5943A를 사용하여 설계되었으며, 듀얼 포트 FireWire 보호 회로는 MAX5944를 사용한다. 설계자가 이들 회로를 간편하게 구현할 수 있도록 이 애플리케이션 노트에서는 각 UL 인증 획득 회로에 대한 회로도, PCB 레이아웃 및 BOM을 자세히 설명한다.
머리말
MAX5943A 단일 포트 및 MAX5944 듀얼 포트 FireWire 전류 제한기 및 저전압강하 ORing 스위치 컨트롤러는 광범위한 안전 테스트를 거쳐 Underwriters Laboratories, Inc.®의 부품 인증 프로그램 하에서 UL 인증을 획득하였다. 이 UL 인증은 회로 자체뿐 아니라 회로를 구성하는 개별 부품에 대해서도 인증을 받은 것이다. 이 애플리케이션 노트에서는 설계자가 이러한 UL 인증 회로를 간편하게 구현할 수 있도록 각 회로에 대한 회로도와 2개 회로 각각에 대해 UL 인증에 필요한 부품이 상세히 나와 있는 BOM을 제공한다. 기본 회로에 대한 모든 변경이나 전류가 통과하는 회로 부품(감지 저항 또는 MOSFET 스위치)을 변경할 경우에는 UL 인증을 받기 위해 추가 UL 테스트가 필요하다. 그러나 전류 제한 값의 감지 저항의 옴 값을 증가시키는 경우 추가적인 안전 테스트는 요구되지 않는 것으로 보인다.
이들 회로는 모두 3개의 MOSFET 또는 BJT 단자 중 임의 2개 간에 단일 소자 오류 (개방 또는 단락 회로) 발생 시 안전한 동작을 요구하는 UL의 안전 규격을 달성하기 위해 별도의 직렬 퓨즈가 필요하지 않다. 회로는 2개의 MOSFET을 직렬로 배치하여 UL의 안전 요구사항을 만족한다. 이와 같이 할 경우 2개 MOSFET 중 1개는 소스에서 드레인까지 단락 회로를 유지할 수 있어 전체 회로의 안전을 손상시키지 않는다. 4개의 저항과 2개의 pnp 트랜지스터로 구성된 네트워크가 MOSFET 게이트와 컨트롤러 IC 사이에 배치되어 컨트롤러 IC에서 단일 게이트-제어 신호(2포트 회로에서는 각 채널에 대해 각각)로부터 2개의 개별 MOSFET을 분리하고 구동한다. UL 테스트는 12V 전원 소스에서 수행되었다.
회로 설명
그림 1은 MAX5943A를 사용하여 구현된 단일 포트 FireWire 보호 회로를 보여준다. 7.5V ~ 37V의 입력 전원이 입력 VIN에 인가되며, 부하는 출력에서 6핀 IEEE 1394 커넥터의 핀 1에서 핀 2로 연결된다. 감지 저항 R2를 통과하는 부하 전류는 MAX5943A 컨트롤러 IC의 핀 16에서 핀 15로 인가되는 전류 감지 전압을 발생시킨다. 이 감지 전압이 50mV ±5% 임계값 레벨에 도달하면 출력 전류가 조절되어 일정한 감지 전압을 유지한다. 전류는 50mV 임계값 미만의 어느 값에서나 무한정 지속될 수 있지만 정제된 전류가 2ms 이상 지속되면 컨트롤러는 자동으로 부하를 분리한다.
안정적인 상태에서 GATE2는 VIN보다 ≈5.5V 높게 구동되어 MOSFET N2를 향상시킨다. 출력 전류가 제한 값에 도달하면 GATE2에서 전압은 강하되어 전류 제한 타임아웃이 발생하거나 출력 전류가 설정 지점 미만으로 떨어질 때까지 설정 지점에서 전류를 유지한다. 부하가 분리되면 GATE2 전압은 빠르게 영으로 떨어지고 오류 신호가 설정되며 컨트롤러는 256ms를 기다렸다가 재시작을 시도한다. 과부하가 여전히 존재하면 타임아웃과 자동 재시작이 무한정 계속되면서 전류 제한 듀티 사이클을 0.8% 미만으로 설정한다. 따라서 회로는 연속적인 단락 회로 조건에서도 안정적으로 동작한다.
회로는 다음을 제공한다.
초기 연결 또는 과전류 오류 조건 시 부하에 2.5A (가변) 전류 제한
과도한 부하 전류를 위해 부하 분리 전 2ms (가변) 전류 제한 타임아웃
오류 셧다운 조건 후 자동 재시작 시도
연속 오류 조건 시 0.8% 미만 전류 제한 듀티 사이클
6.5V 저전압 셧다운 보호
다중 전원 애플리케이션에서 저전압강하 ORing
오류 보고
그림 1. Maxim의 UL 인증, 단일 포트 FireWire 보호 회로에 필요한 연결
MOSFET N1은 하나 이상의 전원 회로에서 출력에 전력을 공급할 수 있는 ORing 소자이다. ORing 기능은 주변기기의 전원 전압이 시스템 전원 전압을 초과할 때 전력을 공급하는 주변기기로부터 구동되지 않도록 시스템 전원을 보호한다. 매우 낮은 부하 전류에서 N1은 꺼지고 부하 전류는 단뱡항으로 바디 다이오드를 통과한다. 감지 저항 R2를 가로지르는 감지 저항이 5mV(부하 전류 = 0.25A)에 도달하면, N1이 켜지고 저전압강하 ORing 기능이 제공된다. 다른 전원 회로 전압이 VIN - VF(N1BODY DIODE)를 초과하면 전류는 VIN로부터 흐르지 않는다.
퓨즈가 있는 회로에서 Q1, R3, R4, R5, R6은 불필요하며 스위치 N2는 단일 MOSFET만 필요하다. 그러나 퓨즈가 없는 이러한 회로에서는 MOSFET N2A와 N2B를 직렬로 배치하면 단락 회로 부하의 분리 손실 없이 N2A 또는 N2B에서 단일 소자 오류가 가능하다.¹ Q1과 4개의 저항은 U1의 단일 GATE2 출력으로부터 구동되는 2개의 MOSFET 게이트를 서로 격리시킨다. R5 및 R6은 GATE2가 하이로 구동되어 MOSFET을 켤 때 게이트 격리를 제공한다. R3, R4, Q1은 GATE2가 로우로 구동될 때 게이트 격리를 제공하지만 빠른 턴 오프를 위해 MOSFET 게이트 커패시턴스를 신속히 방전한다.
U1 단자 3, 4, 5, 6 및 8에서 연결 옵션은 선택된 조건으로부터 동작을 수정할 수 있게 한다. TIM에서의 연결은 220µs ~ 175ms 전류 제한 타임아웃 시간을 제공한다. ILIM에서의 연결은 회로 차단 임계값을 40, 50 또는 60mV로 조정할 수 있다. LATCH에서의 연결은 래칭 또는 자동 재시작 오류 관리가 가능하다. OR_ADJ에서의 연결은 ORing 스위치 턴 온 임계값을 5, 7.5 또는 10mV로 할 수 있다. 그리고 ONQ1에서의 연결은 ORing 기능을 중지할 수 있다. 연결에 대한 자세한 내용은 MAX5943A 데이터 시트를 참조한다. VPULLUP은 액티브 로우 FAULT 신호를 읽으려면 VIN이나 다른 전원에 연결해야 한다.
그 밖에 회로에 대한 설명은 다음과 같다.
커패시터 C1은 영구 동작 회로에 필요하지 않을 수 있지만 보드 테스트 구성에 존재할 수 있는 유도성 전원 리드로 인해 급격한 부하 분리로부터 발생할 수 있는 모든 입력 전압 링잉을 억제하기 위해 테스트 보드에 포함되었다. 일부 전원에서 또는 리드를 연결하는 전원이 긴 경우에는 더 큰 입력 커패시터를 설명된 테스트 보드의 밖에 탑재해야 한다.
커패시터 C4는 출력에 존재하면서 N2가 컨트롤러 U1에 의해 꺼지면 부하 분리로 인한 모든 출력 전압 링잉을 억제하여 U1을 보호한다.
저항 R7은 N2가 어떠한 이유로 꺼지면 C3과 C4를 방전한다.
인덕터 L1과 커패시터 C4는 출력 라인에 존재하는 고주파수 잡음으로부터 보호 회로를 격리시킨다. L2의 임피던스는 100MHz에서 측정 시 250Ω이다.
R2-C2는 U1의 VIN으로부터 ON 단자까지 R-C 필터를 구성한다. 이 단자를 로우로 구동하면 컨트롤러를 끌 수 있다. 저항을 C2에 가로질러 배치하면 저전압 차단기능(UVLO)을 ≈6.5V의 디폴트 값 이상으로 설정할 수 있다. 핀 1에서의 ON 임계값은 1.24V이다.
그림 2는 듀얼 포트 FireWire 보호 회로를 보여준다. 회로의 동작은 ORing MOSFET이 포함되지 않은 점만 제외하면 그림 1의 회로와 매우 유사하다. ORing 기능을 제공하려면 ORing MOSFET을 N1과 N2 앞에 추가하고 GATE1A와 GATE1B를 각각의 ORing MOSFET 게이트에 연결한 다음 핀 4(ONQ1)를 VIN에 연결하는 대신 접지시킨다. 단일 소자 오류에 대한 보호 기능은 각 채널에서 단일 포트 보호 회로의 기능과 동일하다.
그림 2. Maxim의 UL 인증, 듀얼 포트 FireWire 보호 회로에 필요한 연결
MAX5943A 및 MAX5944는 FireWire 규격을 만족하기 위해 7.5V ~ 37V의 입력 전압으로 동작한다. UVLO 전압은 ≈6.5V이다. 외부 MOSFET은 VIN이 6.5V 미만이고 VON이 1.24V 미만인 동안 오프 상태를 유지한다. VIN에서 과도 신호를 제거하려면 VON을 R1/C2에서 R-C 시간 지연을 거쳐 VIN에 연결한다. 6.5V 이상의 UVLO을 원하는 경우 저항을 C2에 가로질러 배치하여 원하는 턴 온 전압을 생성한다. VON 임계값은 1.24V이다.
UL 인증
UL 인증은 MAX5943A 또는 MAX5944가 탑재된 이들 회로, N1과 N2의 특정 구성과 모델, 0.02Ω 0.25W 감지 저항의 특정 구성과 모델, 패스 MOSFET에 대한 대응하는 구리 패드 히트 싱크 영역, 그리고 TIM-VIN의 연결에 의해 2ms로 설정된 디폴트 전류 제한 타이밍으로 확대된다. 전류 제한 감지 전압이 50mV이고 감지 저항 값이 0.02Ω일 때 전류 제한 설정은 2.5A이다. 이보다 더 낮은 전류 제한 값은 UL 인증 기준에 들어갈 수 있지만 이보다 더 높은 전류 제한값은 기준에 들어가지 못한다. 대응하는 감지 저항과 MOSFET 특성은 UL 관행에서 허용될 수 있지만 UL 인증을 유지하고자 하는 경우 회로나 부품 변경의 허용에 대해서는 보증할 수 없다. UL 테스트는 12V 입력 소스 전압으로 수행되었다.
전류 제한 타임아웃은 디폴트로 2ms로 설정되며 TIM은 VIN에 연결된다. 이것은 UL 인증을 획득했던 조건이다. 시동 시 C3의 대형 커패시터는 전류 제한에 해당하는 충전 전류를 발생시킬 수 있다. 대형 C3에서 충전 시간은 2ms 전류 제한 타임아웃을 초과하여 MAX5943A/MAX5944가 셧다운될 수 있다. 전류 제한 타임아웃을 2ms 디폴트 값 이상으로 증가시키면 대형 C3을 사용할 수 있다. 그러나 이 시스템의 UL 인증은 패스 MOSFET의 안전한 전력 소모 제한에 의존하기 때문에 전류 제한 타임아웃이 길수록 단락 회로 조건에서 MOSFET의 피크 접합부 온도가 더 높아질 수 있다. 따라서 전류 제한 타임아웃을 2ms 디폴트 값 이상으로 설정하는 경우 UL 인증에 부정적 영향을 미칠 수 있다.
듀얼 포트 시스템은 특별히 UL에 의해 "저전압 고체 과전류 보호기, 유형 MAX5944—인 시스템 Firewire 보호 회로, 버전 1용"으로 지정되어 있다.
단일 포트 시스템은 특별히 UL에 의해 "저전압 고체 과전류 보호기, 유형 MAX5943A—인 시스템 Firewire 보호 회로, 버전 2용"으로 지정되어 있다.
PCB 레이아웃
단일 포트 FireWire 보호 회로에 대한 PCB 레이아웃은 그림 3, 4, 5에 자세히 나와 있다. 듀얼 포트 FireWire 보호 회로에 대한 PCB 레이아웃은 그림 6, 7, 8에 나와 있다. 두 경우 모두 상당한 구리 히트 싱크 영역이 감지 저항과 각 전력 MOSFET과 관련되어 있음에 주의한다. 레이아웃의 세부사항은 UL 인증에 속하지 않는다. 그러나 이 회로들을 재생성할 때 최대 부하 또는 단락 회로 조건에서 피크 MOSFET 접합부 온도를 안전한 값으로 제한하기 위해 필요한 조치로 충분한 MOSFET 구리 히트싱크 영역을 제공해야 한다. 열 계산에 대해서는 각 MOSFET의 과도 열 특성을 참조한다.
요약
이 애플리케이션 노트에서는 단일 포트 시스템(MAX5943A)과 듀얼 포트 시스템(MAX5944)을 위한 UL 인증 FireWire 보호 회로를 설명하였다. 설계자가 간편하게 이들 회로를 구현할 수 있도록 이 애플리케이션 노트에서는 각 회로에 대한 회로도, 동작 방법, 부품 규격 및 PCB 레이아웃을 상세히 살펴보았다. 또 UL 인증에 대한 시스템 제한사항도 검토하였다. 주목할 사항은 UL 인증이 회로 자체뿐 아니라 회로의 개별 부품에 대해서도 인증되었다는 점이다. 따라서 기본 회로나 전류가 통과하는 부품을 변경할 경우에는 UL 인증을 받기 위해 추가적인 UL 테스트가 필요할 것이다.
그림 3. 단일 포트 PCB 상단 범례
그림 4. 단일 포트 PCB 상단 구리
그림 5. 단일 포트 PCB 하단 구리
그림 6. 듀얼 포트 PCB 상단 범례
그림 7. 듀얼 포트 PCB 상단 구리
그림 8. 듀얼 포트 PCB 하단 구리
BOM (Bill of Material)
MAX5943A UL 인증 FireWire 보호 회로, 버전 1
N2A, N2B, Q1A, Q1B에서 단일 소자 오류에 대한 영향 분석 (그림 1 참고)
그림 1의 회로는 단일 소자 오류의 영향을 결정하고, 그리고 궁극적으로 출력 단락 회로로부터 보호하는 안전 소자로서 퓨즈를 사용하지 않아도 안전하다는 것을 증명하기 위해 평가되었다.
이 회로는 출력 단락 회로 발생 시 심각한 과전류 조건을 발생시키지 않으면서 Q1A, Q1B, N2A 또는 N2B에서 단일 소자 오류를 지원할 수 있어야 한다. 고려되는 오류 모드는 N2A, N2B, Q1A 또는 Q1B의 3개 단자 중 임의 2개 단자 간의 단락 회로이다.
이 부록에서 제공되는 기준 파형 세트는 다음과 같다. 출력 단락 회로가 인가되고 N2A, N2B, Q1A 또는 Q1B에 시뮬레이트된 단락이 인가되지 않을 때 CH1 = VOUT, CH2 = N2BGATE, CH3 = N2AGATE, CH4 = IOUT(5A/div)이다.
모든 연속 파형은 여기에 표시된 동일한 4개의 곡선을 갖는다. 출력 단락 회로 테스트는 1ms 동안 지속된다. 입력 전압은 12V이다. 테스트 단락 회로를 제외하고 100Ω = 120mA 부하가 존재한다.
처음에 고속 비교기가 과전류 조건을 감지하고 두 게이트를 모두 셧다운한다.
약 0.5ms 후에 두 게이트가 모두 상승하고 VGS에서 안정화하여 2.5A의 프로그래밍된 제한 전류를 지원한다.
단락 회로가 1ms에서 제거되면 모든 파형은 정상 레벨로 돌아간다.
단락 회로가 1ms 이상 지속되면 소자는 프로그래밍된 2ms 과전류 타임아웃 시간 후 셧다운한다. 그런 다음 256ms 후 지연된 재시작이 발생한다. 이 과정이 단락 회로가 제거될 때까지 지속된다.
그림 9A. 시뮬레이트된 단락이 N2A, N2B, Q1A, Q1B에 인가되지 않을 때, 인가된 출력 단락 회로의 영향을 보여주는 기준 파형. CH1 = VOUT, CH2 = N2BGATE, CH3 = N2AGATE, CH4 = IOUT (5A/div)
Q1A 또는 Q1B 베이스-이미터가 단락되면 1kΩ 저항으로 100kΩ 직렬 게이트 저항만 바이패스하므로 오류가 발생하지 않는다.
그림 9B. Q1A 또는 Q1B 베이스-이미터 단락의 영향을 보여주는 파형. 동작은 특이한 특성을 보이지 않는 기준 파형의 동작과 유사하게 나타난다.
Q1A 또는 Q1B 콜렉터-이미터 단락이 발생하면 1kΩ 저항이 대응하는 게이트와 출력 사이에 놓인다. 부하 전류가 입력과 출력 사이에 흐르지 않으므로 회로는 동작이 중단되긴 하지만 안전하다. 부하가 없을 때 출력은 최종적으로 상승하지만(≈0.5µs), 합리적으로 연결된 부하 저항이 있는 경우 출력은 상승하지 않는다. 또는 부하가 없을 때 출력이 상승한 경우에는 부하가 연결되면 출력은 완벽하게 드롭 아웃한다. 대응하는 게이트 드라이브는 ≈0V이며 GATE2 단자 및 다른 게이트는 이제 부하 저항을 통해 게이트 GATE2로부터 GND로 직렬 연결된 100kΩ + 1kΩ 저항을 통과하는 ≈40µA의 풀 업 전류로 인해 GND 위 ≈4V까지 상승한다.
그림 9C. Q1A 또는 Q1B 콜렉터-이미터 단락의 영향을 보여주는 파형. 예상되는 동작이 검증되었다.
Q1A 또는 Q1B 베이스-콜렉터가 단락되면 GATE2에서 출력까지 단락이 발생한다. 따라서 어느 FET도 켜지지 않는다. 만약 이전에 회로가 켜져 있었다면 회로는 안전하게 셧다운된다.
그림 9D. Q1A 또는 Q1B 콜렉터-베이스 단락 시 트리거되는 파형. 예상되는 동작이 검증되었다.
N2A 또는 N2B 게이트-소스가 단락되면 대응하는 FET가 꺼지고 회로는 안전하게 셧다운된다. 게이트가 입력 전압 기준 대비 ≈4V 상승하기 때문에 다른 FET가 켜진다는 점만 제외하면 동작은 위의 2번에서 설명한 Q1A 또는 Q1B 콜렉터-이미터 단락의 경우와 유사하다.
그림 9E. N2A 또는 N2B 게이트-소스 단락 시 트리거되는 파형. 다른 게이트는 ≈4V로 떨어진다. 예상되는 동작이 검증되었다.
N2A 또는 N2B 드레인-소스 단락은 오류를 발생시키지 않는다.
그림 9F. N2A 또는 N2B 드레인-소스 단락의 영향을 보여주는 파형. 파형은 기준 파형과 동일하다.
N2A 또는 N2B 게이트-드레인이 단락되면 단락된 소자는 VGS ≈ VGS(TH)에서 동작하게 되어 소자가 과열되고, 마침내 장시간 출력 단락 회로가 존재할 때 소자의 단락-회로 드레인-소스-게이트가 발생한다.
그림 9G. N2A 또는 N2B 게이트-드레인 단락의 영향을 보여주는 파형. 이 파형들이 기록되었을 때 부하 저항은 존재하지 않았다.
N2-GD가 단락되면 N2 게이트 전압과 입력 전압이 같아진다. 이러한 조건이 발생하면 N2 소스 전압은 게이트 전압 미만으로 VGS(TH) 값이 된다. N2 드레인-소스 저항은 약 10Ω이다.
N2가 게이트-드레인 단락을 유지하여 마침내 모든 핀 사이에 단락을 발생시키면 회로는 다음과 같이 동작한다. (VIN = 12V로 계산)
조건 1: GATE2가 하이이고 게이트 풀 업 전류는 45µA(일반)이다. 하이라고 가정하면 VIN + 5.5V가 되지만 100kΩ 직렬 게이트 저항에서 총 45µA가 소비되므로, 따라서 실제 VGS(ON)는 45µA x 100kΩ = 4.5V로 낮아진다.
조건 2: 출력 단락 회로로 인한 고속 풀 다운 모드의 GATE2. 풀 다운 전류가 125mA 이상이라고 가정하면(최대 1A까지 가능), 조건은 다음과 같다.
VOUT ≈ 0V
GATE2(핀 12)가 Q1A 및 Q1B 베이스로부터 최대 125mA 전류를 GND로 싱킹
Q1A 및 Q1B 베이스 ≈ 0V
Q1A 이미터 ≈ 0.6V, 11.4mA가 N2A 게이트를 Q1A 이미터에 연결하는 1kΩ 저항 통과
Q1B 이미터 ≤ 0.6V, Q1B를 통하여 VOUT ≈ 0V까지 N2B 게이트 고속 풀 다운
N2B가 신속히 꺼짐
추가 정보
VIN = 14V, CH1 = VOUT, Ch2 = VGN2B, CH3 = VGN2A, CH4 = IOUT (달리 언급되지 않는 한 5A/div)
그림 10.
¹ UL은 N2A 또는 N2B에서의 단일 소자 오류를 소스-드레인, 소스-게이트 또는 드레인-게이트의 개방 또는 단락으로 정의한다. 또한 Q1A 또는 Q1B에서의 단일 소자 오류를 콜렉터-이미터, 콜렉터-베이스 또는 베이스-이미터에서의 개방 또는 단락으로 정의한다. 이러한 단일 소자 오류의 영향은 부록에 자세히 나와 있다.
IEEE 1394는 Institute of Electrical and Electronics Engineers, Inc.의 상표이다.
IEEE는 Institute of Electrical and Electronics Engineers, Inc.의 등록 서비스 마크이다.
SD는 SD Card Association의 상표이다.
UL은 Underwriters Laboratories, Inc.의 등록상표이다.
Underwriters Laboratories, Inc.는 Underwriters Laboratories, Inc.의 등록상표이다.
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