DS325X, DS316X, DS317X, DS318X의 클록 레이트 어댑터 (CLAD) 기능
개요: 이 애플리케이션 노트에서는 DS325X, DS316X, DS317X, DS318X의 클록 레이트 어댑터 (CLAD) 기능을 구성하여 다중 클록 소스를 생성하는 것에 대해 설명한다. 애플리케이션에 따라, 이 소스를 LIU 레퍼런스 클록이나 전송 클록으로 이용할 수 있다.
개요
이 애플리케이션 노트에서는 클록 레이트 어댑터 (CLAD) 기능을 구성해서 다중 클록 소스를 생성하는 것에 대해 설명한다. 이 소스는 DS325X, DS316X, DS317X, DS318X 소자의 LIU 레퍼런스 클록이나 전송 클록으로 이용할 수 있다.
이 애플리케이션 노트는 다음 제품들에 적용된 것이다.
T3/E3 LIUs
T3/E3 ATM/Packet PHYs
T3/E3 SCTs
T3/E3 ATM/Packet PHYs with LIUs
DS3251
DS3161
DS3171
DS3181
DS3252
DS3162
DS3172
DS3182
DS3253
DS3163
DS3173
DS3183
DS3254
DS3164
DS3174
DS3184
DS325X에서의 CLAD 이용
DS325X T3/E3 LIU의 클록 레이트 어댑터 블록은 단일 입력 클록으로부터 필요한 모든 클록 레이트를 생성한다. 어떤 하나의 전송 품질(transmission-quality) 클록 소스(DS3, E3 또는 STS-1)가 존재하면 클록 레이트 어댑터가 다른 두 라인 속도의 전송 품질 클록을 합성할 수 있다. 그러면 입력 클록 및 합성 클록을 클록/데이터 복구 (CDR) 블록과 지터 감쇠기의 마스터 클록으로 이용할 수 있다. LIU의 마스터 클록을 이용해서 CDR 블록이 AGC/이퀄라이저 블록으로부터 증폭 및 이퀄라이징된 신호를 취해서 각각의 클록, 포지티브 데이터, 네거티브 데이터 신호를 발생시킨다. 하드웨어 모드일 때는 클록 레이트 어댑터가 전적으로 T3MCLK, E3MCLK, STMCLK 핀으로 제어된다.
CPU 버스 모드일 때는 CACR 레지스터에서 추가적인 클록 레이트 어댑터 제어 옵션을 이용할 수 있다. Alternate Master Clock Enable (AMCEN) 제어 비트가 1로 설정되면 클록 레이트 어댑터 블록이 대체 마스터 클록 모드로 구성된다. 이 모드에서는 클록 레이트 어댑터가 DS3, E3, STS-1 클록이 아닌, Alternate Master Clock Select (AMCSEL) 제어 비트에 의해 지정된 주파수의 클록을 수신한다. 대체 마스터 클록의 유효 입력 주파수는 19.44MHz, 38.88MHz 및 77.76MHz이다. 대체 마스터 클록 모드이면 클록 레이트 어댑터가 DS3, E3 또는 STS-1의 3개 클록 레이트 중에서 2개까지 합성할 수 있다. DS3 및 E3 클록을 합성하려면 STMCLK 핀으로 대체 마스터 클록을 인가해야 한다. DS3 및 STS-1 클록을 합성하기 위해서는 E3MCLK 핀으로 클록을 인가하고, E3 및 STS-1 클록을 합성하기 위해서는 T3MCLK 핀으로 인가해야 한다.
DS325X는 AMCEN 및 AMCSEL[1:0]의 파워 온 디폴트 값이 인가된 클록과 일치하지 않더라도, MCLK 핀 중의 하나로 인가된 대체 클록으로 파워 업할 수 있다. 파워 업 후에 이 제어 비트가 적절히 구성되었다면 클록 레이트 어댑터가 적절한 마스터 클록을 합성한다. 그러면 이 소자가 전반적으로 정상적으로 동작한다.
CPU 버스 모드는 또한 인접 프레이머, 맵퍼, 기타 소자가 이용할 수 있도록 T3MCLK, E3MCLK 및 STMCLK 핀으로 합성된 마스터 클록을 출력할 수 있다. T3MCLK로 합성된 DS3 마스터 클록을 출력하려면 CACR:T3MOE = 1로 설정한다. E3MCLK로 합성된 E3 마스터 클록을 출력하려면 CACR:E3MOE = 1로 설정하고, STMCLK로 합성된 STS-1 마스터 클록을 출력하려면 CACR:STMOE = 1로 설정한다.
비트 7: T3MCLK 출력 인에이블 (T3MOE). 클록 레이트 어댑터 블록이 DS3 마스터 클록을 합성하도록 구성되었으면 T3MOE = 1로 설정해서 T3MCLK 핀으로 DS3 마스터 클록을 출력할 수 있다. 그런 다음 이 클록을 인접 DS3 프레이머나 DS3 클록을 필요로 하는 다른 소자가 전송 클록으로 이용할 수 있다. T3MCLK 핀을 외부적으로 구동하지 않으면 이 비트를 1로 설정해야 한다.
0 = T3MCLK 출력 드라이버 디스에이블
1 = T3MCLK 출력 드라이버 인에이블
비트 6: E3MCLK 출력 인에이블 (E3MOE). 클록 레이트 어댑터 블록이 E3 마스터 클록을 합성하도록 구성되었으면 E3MOE = 1로 설정해서 E3MCLK 핀으로 E3 마스터 클록을 출력할 수 있다. 이 클록을 인접 E3 프레이머나 E3 클록을 필요로 하는 다른 소자가 전송 클록으로 이용할 수 있다. E3MCLK 핀을 외부적으로 구동하지 않으면 이 비트를 오직 1로 설정해야 한다.
0 = E3MCLK 출력 드라이버 디스에이블
1 = E3MCLK 출력 드라이버 인에이블
비트 5: STMCLK 출력 인에이블 (STMOE). 클록 레이트 어댑터 블록이 STS-1 마스터 클록을 합성하도록 구성되었으면 STMOE = 1로 설정해서 STMCLK 핀으로 STS-1 마스터 클록을 출력할 수 있다. 이 클록을 인접 SONET 프레이머, 맵퍼, STS-1 클록을 필요로 하는 다른 소자가 전송 클록으로 이용할 수 있다. STMCLK 핀을 외부적으로 구동하지 않으면 이 비트를 오직 1로 설정해야 한다.
0 = STMCLK 출력 드라이버 디스에이블
1 = STMCLK 출력 드라이버 인에이블
비트 2에서 1: 대체 마스터 클록 선택 (AMCSEL[1:0]).
00 = 19.44MHz
01 = 38.88MHz
10 = 77.76MHz
11 = 정의 안 함
비트 0 = 대체 마스터 클록 인에이블 (AMCEN).
0 = 대체 마스터 클록 모드 디스에이블
1 = 대체 마스터 클록 모드 인에이블
DS316X, DS317X, DS318X의 CLAD 이용
DS316X, DS317X, DS318X에서 CLAD를 이용하면, CLKA 핀의 단일 클록 레퍼런스 입력으로 다중 내부 클록 주파수(DS3, E3 또는 STS-1)를 생성할 수 있다. CLKA로 인가되는 클록 주파수는 다음 중의 하나이다.
DS3 (44.736MHz)
E3 (34.368MHz)
STS-1 (51.84MHz)
이 클록 중에서 어느 하나가 존재하면 다른 두 클록을 생성할 수 있다. 필요하다면 내부적으로 생성된 클록을 외부적으로 이용하기 위해 출력 핀 CLKB 및 CLKC로 구동할 수 있다.
DS316X, DS317X, DS318X의 CLAD 구성
DS317X 또는 DS318X LIU를 이용하면 CLAD가 DS317X 또는 DS318X의 수신 LIU로 클록을 제공한다. DS316X, DS317X, DS318X의 CLAD는 GL.CR2 레지스터의 CLAD 비트를 이용해 구성할 수 있다. 이 경우에는 사용자가 CLKA 핀으로 DS3, E3 또는 STS-1 클록을 제공해야 한다.
사용자가 CLKA 핀으로 3개 주파수 속도(DS3, E3 또는 STS-1) 중에서 최소한 하나를 제공해야 한다. CLAD[3:0] 비트가 PLL에 핀으로 인가되는 주파수를 알려준다. 그림 1은 DS316X, DS317X, DS318X의 CLAD 블록이다.
그림 1. DS316X, DS317X, DS318X의 CLAD 블록
FM 비트(PORT.CR2에 위치 아래 참조)는 LIU 및 트랜스미터로 인가되는 CLAD 출력 클록의 선택을 제어한다. CLAD는 최대의 유연성을 제공한다. 애플리케이션이 3개 클록 주파수 중에서 하나를 제공하면 CLAD를 이용하여 필요한 나머지 주파수를 제공할 수 있다.
또한 CLAD를 디스에이블시키고 CLKA, CLKB 및 CLKC 핀을 입력으로 이용해 3개 클록 모두를 외부적으로 제공할 수 있다. CLAD를 디스에이블시켰으면 DS3, E3 및 STS-1의 3개 레퍼런스 주파수를 각각 CLKA, CLKB 및 CLKC 핀으로 인가해야 한다. 3개 주파수 중에서 어느 것도 필요하지 않으면 CLAD 클록 핀으로 인가할 필요가 없다.
CLAD에 대한 CLAD MODE 입력은, 어느 핀이 입력과 출력이고 어느 클록 레이트가 어느 핀으로 제공되는지를 지정하는 CLAD[3:0] 제어 비트(GL.CR2 레지스터에 위치)로 구성된다. 이에 관해서는 표 1을 참조한다.
CLAD[3:0] = 00XX이면 PLL 회로가 디스에이블되고 입력 클록 핀 CLKA, CLKB 및 CLKC의 신호가 내부 LIU 레퍼런스 클록으로 이용된다. CLAD[3:0] = (01XX, 10XX 또는 11XX)이면 0개, 1개 또는 2개 PLL 회로가 인에이블되어서 PORT.CR2의 CLAD[3:0] 비트, 프레이밍 모드(FM[5:0]), 라인 모드 제어 비트(LM[2:0])에 따라서 필요한 클록을 생성한다.
라인 모드 비트는 메인 포트 인터페이스 동작 모드를 선택한다. CLAD 출력 클록 핀이나 LIU의 레퍼런스 클록을 위해 어떤 클록 레이트가 필요하지 않으면 이 클록 생성에 이용된 PLL이 디스에이블되고 파워 다운된다.
DS316X, DS317X, DS318X의 CLAD 구성 레지스터
다음은 CLAD 구성에 필요한 2개 레지스터에 대한 설명이다.
레지스터 명칭: GL.CR2
레지스터 설명: 전역 제어 레지스터 2
레지스터 어드레스: 004h
Bit #
15
14
13
12
11
10
9
8
Name
-
-
-
G8KRS2
G8KRS1
G8KRS0
G8K0S
G8KIS
Default
0
0
0
0
0
0
0
0
Bit #
7
6
5
4
3
2
1
0
Name
-
-
-
-
CLAD3
CLAD2
CLAD1
CLAD0
Default
0
0
0
0
0
0
0
0
비트 3에서 0: CLAD I/O 모드 [3:0](CLAD[3:0]). 이 비트는 CLAD 클록 I/O 핀 CLKA, CLKB 및 CLKC를 제어한다. 이 레지스터 비트가 LIU의 라인으로부터 RX 클록을 복구하기 위해 어느 클록을 이용할지 제어한다. 자세한 사항은 표 1을 참조한다.
표 1. CLAD I/O 핀 디코드 설명
GL.CR2
CLKA PIN
CLKB PIN
CLKC PIN
CLAD[3:0]
00 XX
DS3 clock input
E3 clock input
STS-1 clock input
01 00
DS3 clock input
Low output
Low output
01 01
DS3 clock input
E3 clock output
Low output
01 10
DS3 clock input
Low output
STS-1 clock output
01 11
DS3 clock input
STS-1 clock output
E3 clock output
10 00
E3 clock input
Low output
Low output
10 01
E3 clock input
DS3 clock output
Low output
10 10
E3 clock input
Low output
STS-1 clock output
10 11
E3 clock input
STS-1 clock output
DS3 clock output
11 00
STS-1 clock input
Low output
Low output
11 01
STS-1 clock input
E3 output
Low output
11 10
STS-1 clock input
Low output
DS3 clock output
11 11
STS-1 clock input
DS3 clock output
E3 clock output
CLAD가 수신 LIU로 레퍼런스 클록을 제공한다. 수신 LIU가 사용자가 프레이밍 모드(FM) 비트로 선택한 모드에 따라 클록 주파수를 선택한다. FM 비트는 메인 프레이밍 동작 모드를 선택한다. PORT.CR3.CLADC 레지스터 비트의 선택에 따라서 CLAD 출력을 전송 클록 소스로 이용할 수도 있다.
레지스터 명칭: PORT.CR3
레지스터 설명: 포트 제어 레지스터 3
레지스터 어드레스: (0, 2, 4, 6) 44h
Bit #
15
14
13
12
11
10
9
8
Name
-
-
RCLKS
RSOFOS
RPFPE
TCLKS
TSOFOS
TPFPE
Default
0
0
0
0
0
0
0
0
Bit #
7
6
5
4
3
2
1
0
Name
P8KRS1
P8KRS0
P8KREF
LOOPT
CLADC
RFTS
TFTS
TLTS
Default
0
0
0
0
0
0
0
0
비트 3: CLAD 전송 클록 소스 제어 (CLADC). 이 비트가 내부 전송 클록 소스로 CLAD 클록을 인에이블시킨다. 이 비트의 기능은 다른 제어 비트에 따라서 결정된다.
0 = CLAD 클록을 전송 클록으로 이용한다.
1 = CLAD 클록을 전송 클록으로 이용하지 않는다. (루프백이 인에이블되지 않으면 TCLKIn이 소스가 된다.)
결론
DS325X, DS316X, DS317X, DS318X는 CLAD 기능을 포함함으로써 LIU 레퍼런스 클록을 위한 다중 클록을 생성하거나 사용자 애플리케이션의 전송 클록으로 이용할 수 있다. Maxim 부품의 CLAD 동작에 관한 내용은 이메일 이나 전화 (미국) 972-371-6555로 Maxim 통신 애플리케이션 지원팀에 문의할 수 있다.
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