개요: 이 기술 문서에서는 IF 및 베이스밴드 애플리케이션에 일반적으로 사용되는 고속 아날로그-디지털 컨버터(ADC)에 대한 적절한 레이아웃 기법, 부품 선택 및 배치를 설명한다. 이 글은 적절한 고속 레이아웃 기법, 바이패싱 및 디커플링 팁, 부품 선택 및 배치, 열 관리 지침 등 최적화된 회로도 구성을 돕기 위한 지침의 예로 MAX12557 고분해능 고속 데이터 컨버터를 사용한다. 서론 Maxim의 14비트 듀얼 ADC MAX12557은 65Msps의 샘플링 레이트에 대해 최적화되어 있으며 모든 IF 및 베이스밴드 애플리케이션을 위한 제품이다. 이 애플리케이션 노트의 목적은 MAX12557의 회로도와 레이아웃 제안에 대한 간결한 방법을 제공하는데 있다. 이 글은 제품과 함께 제공되는 회로도와 PCB 레이아웃 정보 및 이 ADC에 대한 평가 보드 킷 데이터 시트를 보완하기 위해 작성되었다. 사용자는 자신의 특정 애플리케이션을 충분히 검토하고 의도된 애플리케이션에서 소자의 성능이 최적화 될 수 있도록 모든 방법을 검토해야 한다. 이 글은 일반 제안, 회로도 제안 및 레이아웃 제안의 세 단원으로 구성된다. 일반 제안에서는 사용자의 애플리케이션에서 전반적인 소자 성능을 최대화하는 설계 관행의 개요를 설명한다. ADC 주변의 외부 부품 배치에 대한 일반적인 관점에서 가장 좋은 방법을 설명하고 물리적 PCB 자체에 대한 제안을 제공할 것이다. 회로도 제안에서는 가장 중요하고 민감한 소자 핀에 대한 권장 부품 값을 제안한다. 마지막으로 레이아웃 제안에서는 컨버터 주변에 어떻게 부품을 배치하는가에 대한 제안사항을 자세히 설명하고, 레이어의 윗면이나 밑면에 배치해야 하는 외부 부품을 확인한 후, 마지막으로 PCB에 관한 추가 정보를 제공한다. 핀아웃의 도해는 그림 1을 참조하고, MAX12557 핀 설명은 표 1을 참조한다. MAX12557 EV 킷에는 단일 종단 또는 차동 클록, 단일 종단 또는 차동 아날로그 입력, 내부/외부 기준전압 등에 대한 여러 옵션이 포함되어 있다. 따라서 그림 2~5의 EV 킷 회로도에는 일반적인 애플리케이션에 사용될 때보다 더 많은 외부 부품 및 구성이 표시되어 있다. 마지막으로 그림 6 및 7은 EV 킷의 윗면과 밑면 레이어에 대한 실크스크린과 부품 배치를 보여준다. 큰 이미지 보기 그림 1. MAX12557 핀아웃 표 1. MAX12557 핀 설명 PIN NAME FUNCTION 1, 4, 5, 9, 13, 14, 17 GND Converter Ground. Connect all ground pins and the exposed paddle (EP) together. 2 INAP Channel A Positive Analog Input 3 INAN Channel A Negative Analog Input 6 COMA Channel A Common-Mode Voltage I/O. 7 REFAP Channel A Positive Reference I/O. Channel A conversion range is ±2/3 x (VREFAP-VREFAN). 8 REFAN Channel A Negative Reference I/O. Channel A conversion range is ±2/3 x (VREFAP-VREFAN). 10 REFBN Channel B Negative Reference I/O. Channel B conversion range is ±2/3 x (VREFBP-VREFBN). 11 REFBP Channel B Positive Reference I/O. Channel B conversion range is ±2/3 x (VREFBP-VREFBN). 12 COMB Channel B Common-Mode Voltage I/O 15 INBN Channel B Negative Analog Input 16 INBP Channel B Positive Analog Input 18 DIFFCLK//SECLK\ Differential/Single-Ended Input Clock Drive. This input selects between single-ended or differential clock input drives. DIFFCLK//SECLK\ = GND: Selects single-ended clock input drive. DIFFCLK//SECLK\ = OVDD: Selects differential clock input drive. 19 CLKN Negative Clock Input. In differential clock input mode (DIFFCLK//SECLK\ = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK//SECLK\ = GND), apply the clock signal to CLKP and tie CLKN to GND. 20 CLKP Positive Clock Input. In differential clock input mode (DIFFCLK//SECLK\ = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK//SECLK\ = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND. 21 DIV2 Divide-by-Two Clock Divider Digital Control Input 22 DIV4 Divide-by-Four Clock Divider Digital Control Input 23-26, 61, 62, 63 VDD Analog Power Input. Connect VDD to a 3.15V to 3.60V power supply. Connect all VDD pins to the same potential. 27, 43, 60 OVDD Output Driver Power Input. Connect OVDD to a 1.7V to VDD power supply. 28, 29, 45, 46 N.C. No Connect 30 D0B Channel B CMOS Digital Output, Bit 0 (LSB) 31 D1B Channel B CMOS Digital Output, Bit 1 32 D2B Channel B CMOS Digital Output, Bit 2 33 D3B Channel B CMOS Digital Output, Bit 3 34 D4B Channel B CMOS Digital Output, Bit 4 35 D5B Channel B CMOS Digital Output, Bit 5 36 D6B Channel B CMOS Digital Output, Bit 6 37 D7B Channel B CMOS Digital Output, Bit 7 38 D8B Channel B CMOS Digital Output, Bit 8 39 D9B Channel B CMOS Digital Output, Bit 9 40 D10B Channel B CMOS Digital Output, Bit 10 41 D13B Channel B CMOS Digital Output, Bit 11 (MSB) 42 DORB Channel B Data Out-of-Range Indicator. The DORB digital output indicates when the channel B analog input voltage is out of range. DORB = 1: Digital outputs exceed full-scale range. DORB = 0: Digital outputs are within full-scale range. 44 DAV Data Valid Digital Output. The rising edge of DAV indicates that data is present on the digital outputs. The evaluation kit utilizes DAV to latch data into external back-end digital logic. 47 D0A Channel A CMOS Digital Output, Bit 0 (LSB) 48 D1A Channel A CMOS Digital Output, Bit 1 49 D2A Channel A CMOS Digital Output, Bit 2 50 D3A Channel A CMOS Digital Output, Bit 3 51 D4A Channel A CMOS Digital Output, Bit 4 52 D5A Channel A CMOS Digital Output, Bit 5 53 D6A Channel A CMOS Digital Output, Bit 6 54 D7A Channel A CMOS Digital Output, Bit 7 55 D8A Channel A CMOS Digital Output, Bit 8 56 D9A Channel A CMOS Digital Output, Bit 9 57 D10A Channel A CMOS Digital Output, Bit 10 58 D13A Channel A CMOS Digital Output, Bit 11 (MSB) 59 DORA Channel A Data Out-of-Range Indicator. The DORA digital output indicates when the channel A analog input voltage is out of range. DORA = 1: Digital outputs exceed full-scale range. DORA = 0: Digital outputs are within full-scale range. 64 G//T\ Output Format Select Digital Input. G//T\ = GND: Two's complement output format selected. G//T\ = OVDD: Gray code output format selected. 65 PD Power Down Digital Input. PD = GND: ADCs are fully operational. PD = OVDD: ADCs are powered down. 66 SHREF Shared Reference Digital Input. SHREF = VDD: Shared Reference Enabled SHREF = GND: Shared Reference Disabled When sharing the reference, externally connect REFAP and REFBP together to ensure that VREFAP equals VREFBP. Similarly, when sharing the reference, externally connect REFAN to REFBN together to ensure that VREFAN = VREFBN. 67 REFOUT Internal Reference Voltage Output. The REFOUT output voltage is 2.048V. For internal reference operation, connect REFOUT directly to REFIN or use a resistive divider from REFOUT to set the voltage at REFIN. For external reference operation, REFOUT is not required and must be bypassed to GND with a ≥0.1µF capacitor. 68 REFIN Single-Ended Reference Analog Input. For internal reference and buffered external reference operation, apply a 0.7V to 2.3V DC reference voltage to REFIN. For unbuffered external reference operation, connect REFIN to GND. In this mode REF_P, REF_N, and COM_ are high impedance inputs that accept the external reference voltages. - EP Exposed Paddle. EP is internally connected to GND. Externally connect EP to GND to achieve specified dynamic performance. 일반 제안 일반적으로 튼튼한 접지 플레인과 전원 플레인으로 구성된 멀티레이어 보드가 최상의 신호 무결성을 제공한다. MAX12557은 노출 패드와 튼튼한 접지 플레인의 연결을 포함한 고속 보드 레이아웃 설계 기법이 요구된다. MAX12557의 아날로그 측의 내부 레이어 접지 플레인 무결성은 극도로 견고한 상태를 유지하면서 최대한 빈 곳이 전혀 없도록 깔려야 한다. 빈 곳을 최소화하려면 아주 작은 비아 클리어런스(via clearance)를 사용하여 비아를 엇갈리도록 배치한다. 또한 견고한 접지 플레인을 주요 부품 아래, 특히 핀 7 및 8 상의 REFAP, REFAN 커패시터, 핀 6 COMA 바이패스, 핀 11과 10 상의 REFBP, REFBN 커패시터, 핀 6 및 12 COMB 바이패스, 그리고 아날로그 A 입력 핀 2 및 3과 아날로그 B 입력 핀 15 및 16 주위의 작은 값을 갖는 커패시터 아래에 위치시킨다. 다른 입력과 출력 신호는 잘 정의된 레이어 위치로 제한한다. 모든 아날로그 입력은 레이어 X에, 모든 디지털 출력은 레이어 Y에, 모든 클록은 레이어 Z 등으로 위치시킨다. 각 레이어는 두 개의 견고한 접지 플레인 사이에 놓거나 마이크로스트립으로 고정한다. 이러한 신호에 대한 인덕턴스와 전체 잡음을 최소화하려면 접지 트레이스 대신 전원 플레인을 사용한다. 전원 트레이스를 사용할 경우, IR 강하 및 인덕턴스를 최소화하기 위해서는 전원 트레이스의 폭을 물리적으로 넓게 만들어야 한다. GND와 VDD(전원 연결)의 경우, Maxim은 0.457mm 드릴 크기를 갖는 다중 비아(via)를 권장한다. 모든 MAX12557 GND 및 노출 패드(EP)는 동일한 접지 플레인에 연결해야 한다. MAX12557은 접지 연결 시 인덕턴스를 낮추기 위해 다중 비아를 사용하여 지정된 접지 레이어로의 EP 연결을 필요로 한다. 필요한 비아의 수는 비아 홀 크기에 따라 달라진다. Maxim은 5 x 5(총 25) 0.33mm 비아 매트릭스를 사용할 것을 제안한다. 적절한 접지 연결을 보장하려면 최소 12 비아가 필요하다. MAX12557의 가장 중요한 입력과 출력 연결은 아날로그 입력, 기준전압 핀, 클록 및 디지털 출력 트레이스이다. 가장 중요한 핀은 2, 3, 6~8, 10~12, 15, 16, 19, 20, 67 및 68이다. 저항과 인덕턴스를 최소화하려면 바이패스와 ADC 주위의 주요 커패시터를 연결하는 트레이스의 폭이 가능한 한 넓어야 한다. 트레이스 폭은 0.254mm 이상이어야 한다. 부품을 접지 플레인 윗층에 직접 놓지 않을 경우에는 접지 트레이스의 폭을 가능한 한 넓게 만들어야 한다. 여기에는 PCB 설계에 사용되는 모든 열 접지(ground thermal)가 포함된다. 열 접지를 사용하여 바이패스 커패시터를 GND로 라우팅할 경우, 인덕턴스를 최소화하려면 각 열 접지의 GND 끝의 비아(via)와 함께 커패시터 당 두 개의 열 접지를 사용하여 인덕턴스를 최소화한다. 고속 디지털 신호 트레이스는 민감한 아날로그 트레이스, 클록 트레이스 및 REFP, REFN으로부터 떨어뜨려 라우팅한다. 모든 신호 라인(REFP, REFN 포함)은 짧게 유지하고 90° 회전이 없어야 한다. 차동 아날로그 입력 네트워크 레이아웃이 대칭되고 모든 분포 성분이 일정하게 균형이 잡혔는지 확인한다. 인덕턴스를 제한하려면 모든 바이패스 커패시터는 가능한 한 ADC와 가깝게 위치시켜야 하며, 특히 PCB에서 표면 실장 소자를 사용하여 동일한 면에 위치시키는 것이 좋다(레이아웃 제안 단원에서 보다 상세히 설명). 일반적으로 모든 GND 바이패스 비아는 0.457mm의 드릴 크기를 갖는다. 이 ADC는 최적의 성능을 위해 별도의 아날로그 및 디지털 전원을 필요로 한다. MAX12557은 클록 입력에 차동 또는 단일 종단 신호를 허용한다. MAX12557은 차동 또는 단일 종단 아날로그 입력 신호를 수용한다. 차동 신호는 최적의 성능을 제공한다. 컨버터의 EP는 소자에 대해 주 접지 역할을 하므로, <반드시> 지정된 접지 플레인에 잘 부착해야 한다. ADC 회로와 보드에 포함될 수 있는 다른 모든 인접 회로 사이에 접지 "섬(island)"을 사용한다. 예를 들어 단일 보드에 여러 개의 ADC를 사용하는 경우, ADC 사이에 접지 플레인을 위치시켜 관련된 회로를 분리시킨다. 회로도 제안 (그림 2~5) (핀 2 및 3, INAP 및 INAN): 최적의 전체 AC 성능을 달성하려면 애플리케이션에 따라 5.6pF ~ 12pF의 값의 범위를 갖는 션트 커패시터를 이러한 핀-접지 상에 포함시켜야 한다. 이 커패시터 값은 ADC를 구동하는 앤티 앨리어싱 필터의 공진 회로에 포함시킬 수 있으며, 커패시터는 보드의 윗면에 위치시켜야 한다. (핀 6, COMA): 고주파 특성이 우수한 2.2µF 세라믹 커패시터를 사용하여 COMA를 GND로 바이패스한다. (핀 7, REFAP): 보드의 윗면에 놓인 고주파용(최대 1.0µF) 세라믹 커패시터를 사용하여 REFAP를 GND로 바이패스한다. 모든 REFAP 트레이스는 짧게 유지한다. (핀8, REFAN): 보드의 윗면에 놓인 고주파용(최대 1.0µF) 세라믹 커패시터를 사용하여 REFAN을 GND로 바이패스한다. 모든 REFAN 트레이스는 짧게 유지한다. (핀 10, REFBN): 보드의 윗면에 놓인 고주파용(최대 1.0µF) 세라믹 커패시터를 사용하여 REFBN을 GND로 바이패스한다. 모든 REFBN 트레이스는 짧게 유지한다. (핀 11, REFBP): 보드의 윗면에 놓인 고주파용(최대 1.0µF) 세라믹 커패시터를 사용하여 REFBP를 GND로 바이패스한다. 모든 REFBP 트레이스는 짧게 유지한다. (핀 12, COMB): 고주파 특성이 우수한 2.2µF 세라믹 커패시터를 사용하여 COMB를 GND로 바이패스한다. (핀 15 및 16, INBN 및 INBP): 최적의 전체 AC 성능을 달성하려면 애플리케이션에 따라 5.6pF ~ 12pF의 값의 범위를 갖는 션트 커패시터를 이러한 핀-접지 상에 포함시켜야 한다. 이러한 커패시터 값은 ADC를 구동하는 모든 앤티 앨리어싱 필터의 공진 회로에 포함시킬 수 있으며, 커패시터는 보드의 윗면에 위치시켜야 한다. (핀 23~26, 61-63, VDD): 고주파 특성이 우수한 0.1µF 세라믹 커패시터를 2.2µF 이상의 고주파 특성이 우수한 세라믹 커패시터와 병렬로 사용하여 VDD를 GND로 바이패스한다. (핀 27, 43, 60, OVDD): 고주파 특성이 우수한 0.1µF 세라믹 커패시터를 2.2µF 이상의 고주파 특성이 우수한 세라믹 커패시터와 병렬로 사용하여 OVDD를 GND로 바이패스한다. (핀 28~41, D0B~D13B): 데이터 출력 핀과 각각의 부하 사이에 직렬 저항을 넣는다. 이러한 저항은 출력 로직 드라이버로부터 내부 칩 GND로 흐르는 고주파 에지 전류를 제한해 준다. 부하 커패시턴스와 결합될 때 약 1ns의 시정수가 되도록 저항 값을 선택한다. Maxim은 Panasonic EXB-2HV-221J와 같이 매우 작고 저렴한 저항 어레이를 사용한다(MAX12557 EV 킷 자제명세서 목록 참조). (핀 45~58, D0A~D13A): 데이터 출력 핀과 각각의 부하 사이에 직렬 저항을 넣는다. 이러한 저항은 출력 로직 드라이버로부터 내부 칩 GND로 흐르는 고주파 에지 전류를 제한해 준다. 부하 커패시턴스와 결합될 때 약 1ns의 시정수가 되도록 저항 값을 선택한다. Maxim은 Panasonic EXB-2HV-221J와 같이 매우 작고 저렴한 저항 어레이를 사용한다(MAX12557 EV 킷 자재명세서 목록 참조). 내부 기준전압 출력(핀 67, REFOUT): REFOUT 전압은 2.048V이고 1mA를 제공할 수 있다. 내부 기준전압 동작의 경우, REFOUT를 REFIN에 직접 연결하거나 또는 REFOUT에 저항 분배기를 넣어 REFIN에서의 전압을 설정한다. 0.1µF 이상의 고주파 특성이 우수한 커패시터를 사용하여 REFOUT를 GND로 바이패스한다. 단일 종단 기준전압 아날로그 입력(핀 68, REFIN): 내부 기준전압 및 버퍼링된 외부 기준전압 동작의 경우, 0.7V ~ 2.3V DC 기준전압을 REFIN에 인가한다. 지정된 동작 전압 안에서 REFIN은 50MΩ 이상의 입력 임피던스를 가지며, 차동 기준전압(VREF_P - VREF_N)은 REFIN으로부터 발생된다. 내부 기준전압 모드 및 버퍼링된 외부 기준전압 모드에서는 0.1µF 이상의 고주파 특성이 우수한 세라믹 커패시터를 사용하여 REFIN을 GND로 연결한다. 버퍼링되지 않은 외부 기준전압 모드 동작의 경우, REFIN을 GND로 바이패스한다. 큰 이미지 보기 그림 2. MAX12557 EV 킷 아날로그-입력 부분 회로도 큰 이미지 보기 그림 3. MAX12557 EV 킷 디지털 A 출력 회로도 큰 이미지 보기 그림 4. MAX12557 EV Kit 디지털 B 출력 회로도 큰 이미지 보기 그림 5. MAX12557 EV 킷 클록 회로 레이아웃 제안 (주요 부품 배치에 대해서는 그림 6 및 7 참조) MAX12557을 PCB의 윗면에 위치시킨다. 모든 컨버터 GND 핀(1, 4, 5, 9, 13, 14 및 17)은 트레이스를 사용하여 MAX12557 바로 밑의 동박면에 물리적으로 라우팅해야 한다. 각 컨버터에 대한 아날로그 입력 회로는 균형을 유지해야 한다. 즉, 구동 소스(증폭기, 필터 등)로부터 차동 입력에 이르는 트레이스 길이는 동일해야 하며, 부품이 서로 대칭이 되도록 배치함으로써 모든 분포 성분이 일정하게 균형잡히도록 한다. 인덕턴스를 최소화하고 보드의 다른 부분으로부터 잡음이나 신호 수신(signal pickup)을 피하려면 이 라인을 짧게 유지해야 한다. 아날로그-입력 핀 2 및 3(INAP 및 INAN) 상의 션트 커패시터 트레이스는 보드 윗면의 소자 핀에 가까이 위치시켜 길이를 최소화한다. 그 다음, 2.2µF 커패시터를 핀 6(COMA)과 GND 사이에서 가능한 한 소자에 가깝게 위치시킨다. 필요한 경우 이 커패시터는 보드의 밑면에 위치시켜 0.33mm 비아를 사용하여 핀 6에 연결할 수 있다. 트레이스는 짧게 유지한다. 그 다음, 1µF 커패시터를 핀 7과 8 사이에 위치시킨다. 이 커패시터는 보드의 윗면에서 가능한 한 이 핀들에 가깝게 위치시켜야 한다. REFAP 및 REFAN(핀 7 및 8) 사이의 1µF 커패시터는 제조 공차가 허용하는 한 DUT에 가깝게 위치시켜야 한다. 그 다음, 바이패스 커패시터들을 핀 7과 접지 사이에, 그리고 핀 8과 접지 사이에 위치시킨다. 이 커패시터들은 공유된 1µF 커패시터에 가능한 한 가깝게 위치시켜야 하며, 비아를 사용하여 이들 커패시터의 GND 끝을 지정된 아날로그 접지 레이어(소자 EP에도 연결되어 있음)에 연결한다. 접지 플레인이 레이어 2에 있는 경우, 핀 1 및 2에 대한 인덕턴스를 감소시키기 위해서는 이 플레인을 이들 3개 커패시터 아래로 확장시켜야 한다. REFAP 및 REFAN 접지 비아의 경우, Maxim은 도금을 위해 0.076mm 크게 제작된 0.457mm의 드릴 직경을 사용한다. 최종 비아 홀 크기는 0.38mm에 가깝게 보인다. 그 다음, 10µF 커패시터를 핀 7과 8 사이에 위치시킨다. 윗면 레이어에 이 커패시터를 위한 충분한 공간이 없는 경우, EV 킷에서처럼 신호를 라우팅하는 비아를 사용하여 보드의 밑면에 이 커패시터를 놓을 수 있다. 이 커패시터를 소자 핀에 연결하는 전체 트레이스 길이는 최소화한다. 그 다음, 1µF 커패시터를 핀 10과 11 사이에 위치시킨다. 이 커패시터는 보드의 윗면에서 이 핀들과 가능한 한 가깝게 위치시켜야 한다. REFBN 및 REFBP(핀 10 및 11) 사이의 1µF 커패시터는 제조 공차가 허용하는 한 컨버터와 가깝게 위치시켜야 한다. 그 다음, 바이패스 커패시터들을 핀 10과 접지 사이에, 그리고 핀 11과 접지 사이에 위치시킨다. 이 커패시터들은 공유된 1µF 커패시터에 가능한 한 가깝게 위치시켜야 하고, 비아를 사용하여 커패시터의 GND 끝을 지정된 아날로그 접지 레이어(소자 EP에도 연결되어 있음)에 연결한다. 접지 플레인이 레이어 2에 있는 경우, 핀 1 및 2에 대한 인덕턴스를 감소시키기 위해서는 이 플레인을 이들 3개 커패시터 아래로 확장시켜야 한다. REFBP 및 REFBN 접지 비아의 경우, Maxim은 도금을 위해 0.076mm 크게 제작된 0.457mm의 드릴 직경을 사용한다. 최종 비아 홀 크기는 0.38mm 가깝게 보인다. 그 다음, 10µF 커패시터를 핀 10과 11 사이에 위치시킨다. 윗면 레이어에 이 커패시터를 위한 충분한 공간이 없는 경우, EV 킷에서처럼 신호를 라우팅하는 비아를 사용하여 보드의 밑면에 이 커패시터를 놓을 수 있다. 이 커패시터를 소자 핀에 연결하는 전체 트레이스 길이는 최소화한다. 핀 7과 8을 연결하는 트레이스 길이는 짧아야 하고 동일해야 한다. 즉, 대칭이 되고 길이가 같아야 한다. 핀 10과 11을 연결하는 트레이스 길이는 짧아야 하고 동일해야 한다. 즉, 대칭이 되고 길이가 같아야 한다. 그 다음, 2.2µF 커패시터를 핀 12(COMB)과 GND 사이에서 소자에 가능한 한 가깝게 위치시킨다. 필요한 경우, 이 커패시터는 보드의 밑면에 위치시켜 0.33mm 비아를 사용하여 핀 6에 연결할 수 있다. 트레이스는 짧게 유지해야 한다. 아날로그 입력 핀 15 및 16(INBN 및 INBP) 상의 션트 커패시터 트레이스는 보드 윗면의 소자 핀에 가까이 위치시켜 길이를 최소화한다. MAX12557 EP는 반드시 지정된 접지 플레인(레이어 2 권장)에 잘 연결해야 한다. 이는 충분한 수의 비아를 사용하여 인덕턴스를 최소화해야만 달성할 수 있다. 비아의 수는 홀 크기에 따라 달라진다. Maxim은 5 x 5(총 25) 0.33mm 비아 매트릭스를 사용할 것을 권장한다. 최소 12개의 비아가 필요하다. 권장된 비아 어레이를 사용하여 단일 레이어(레이어 2 권장)를 MAX12557 EP가 연결된 견고한 아날로그 접지로 사용해야 한다. 클록 제안(핀 19 및 20): 클록 입력은 최소한 아날로그 입력 및 기준전압 핀과 마찬가지로 민감하다. 아날로그 신호 라인을 다룰 때와 마찬가지로 클록 라인을 처리한다. 클록 라인은 디지털 출력 신호와 가까운 곳에서 운영하지 않도록 한다. 단일 보드에 여러 개의 ADC를 사용하는 경우, 다른 ADC 부분에서 발생하는 잡음과 신호 수신(signal pickup)을 최소화하려면 클록 라인 페어를 분리한다. 클록 신호를 데이터 출력 라인과 동일한 레이어에 두어서는 안된다. 동일한 레이어에 위치시키는 경우, 두 신호 유형 사이에 물리적 거리를 상대적으로 크게 하고 두 신호 유형 사이에 GND를 라우팅하여 발생할 수 있는 모든 커플링(coupling)을 제거한다. 차동 클록 입력의 경우 그 값은 일반적으로 1.4VP-P를 권장한다. 이 값이 이 컨버터를 특성화하는데 사용되는 값이기 때문이다. 그러나 가장 중요한 것은 피크 대 피크(peak-to-peak) 입력 클록 신호 스윙이 아니라 고속 상승 및 하강 시간을 만드는 슬루율이다. 또한 내부 차동 증폭기는 이득을 제공하여 신호를 더욱 구형파화한다(square-up). EV 킷에서 고속 상승 및 하강 시간을 보장하기 위해 중앙에 탭이 있는 트랜스포머를 사용하여 클록 입력을 스텝 업한 다음, 다이오드를 사용하여 1.4VP-P로 진폭을 제한한다. 단일 종단 클록의 경우 에지는 날카로와야 하며, 최대 및 최소 전압은 데이터 시트에서 지정된대로 하이 로직 레벨에 대해서는 0.8VDD(최소), 로우 로직 레벨에 대해서는 0.2VDD(최대)를 가져야 한다. 클록 공통 모드 전압(1/2VDD)은 내부적으로 발생된다. 권장되는 인터페이스 회로/드라이버 로직은 다음과 같다. 입력 CMOS, LVPECL 및 LVDS를 포함하여 모든 로직 계열을 클록 입력을 구동하는데 사용할 수 있다. 고주파 입력 신호를 갖는 가장 까다로운 애플리케이션의 경우, MAX9320 PECL 버퍼와 같은 매우 빠른 LVPECL 클록 분배를 사용할 것을 권장한다. (핀 23~26, 61~63, VDD): 가장 좋은 방법은 0.1µF 바이패스 커패시터를 소자 핀 바로 옆에 위치시키는 것이다. (핀 27, 43, 60, OVDD): 가장 좋은 방법은 0.1µF 바이패스 커패시터를 소자 핀 바로 옆에 위치시키는 것이다. 데이터 라인 B(핀 28~41) 및 데이터 라인 A(핀 44~58): 출력 데이터 핀의 경우, ADC로부터 버퍼 또는 부하 IC에 이르는 트레이스를 짧게 유지하도록 한다. 최상의 성능을 보장하기 위해서는 직렬 저항은 ADC에 매우 가깝게 놓고 총 10pF 이상의 부하 커패시턴스를 목표로 한다. 최상의 AC 성능을 달성하기 위해서는 버퍼 또는 부하 IC는 견고한 접지 플레인을 MAX12557 EP 접지로 다시 연결하는 하는 것이 매우 중요하다. 데이터 라인을 윗면 또는 밑면 레이어 상에서 라우팅하는 경우(마이크로스트립 기법), 유효한 전송 라인을 형성하기 위해서는 인접 레이어는 언제나 접지 플레인이 되어야 한다. 데이터 라인을 내부 레이어를 통해 라우팅하는 경우(스트립라인 기법), 유효한 전송 라인을 형성하기 위해서는 두 인접 레이어는 모두 접지 전위를 가져야 한다. 반환 전류 경로를 제어하려면 디지털 신호 출력은 단일 버스에서 매우 엄밀하게 정렬되도록 제한한다. 또한 MAX12557과 디지털 부하 사이의 접지 플레인 공극(디지털 신호 비아에 의해 생성)은 최소화한다. 이를 위해서는 데이터 라인을 내부 레이어로 드롭할 때 비아 정렬을 엇갈려 배치해야 한다. 공유 기준전압(핀 66, SHREF): 기준전압을 공유할 경우, VREFAP와 VREFBP를 같게 만들기 위해 외부적으로 REFAP와 REFBP를 연결한다. 마찬가지로, 기준전압을 공유할 경우, VREFAN와 VREFBN를 같게 만들기 위해 외부적으로 REFAN과 REFBN을 연결한다. REFOUT 및 REFIN(핀 67 및 68)에 대한 바이패스 커패시터는 짧은 트레이스를 사용하여 소자 핀에 가깝게 위치시키고 소자 접지 플레인에 직접 접지시켜야 한다. 큰 이미지 보기 그림 6. MAX12557 EV 킷 윗면 실크스크린 및 부품 배치 큰 이미지 보기 그림 7. MAX12557 EV 킷 밑면 실크스크린 및 부품 배치 결론 소자 및 EV 킷 데이터 시트의 정보를 보완하기 위해 이 애플리케이션 노트의 제안 방법을 이용하면, 원하는 애플리케이션에서 소자 성능을 최적화할 수 있을 것이다. We Want Your Feedback! 의견을 보내주세요! 위 내용이 도움이 되셨나요? 여러분의 의견을 기다립니다 — Maxim은 보내주신 정정이나 제안사항을 반영하고 있습니다. 이 페이지를 평가하고 의견을 보내주십시오. 자동 업데이트 관심있는 분야의 애플리케이션 노트가 나올 때 자동으로 업데이트 받고 싶으세요? 그렇다면 EE-Mail™을 신청하십시오. 추가 정보   APP 3558: Mar 23, 2006 MAX12527 듀얼, 65Msps, 12비트 IF/베이스밴드 ADC 전체 데이터 시트 (PDF, 664kB) MAX12528 듀얼, 80Msps, 12비트, IF/베이스밴드 ADC 전체 데이터 시트 (PDF, 432kB) MAX12557 듀얼, 65Msps, 14비트, IF/베이스밴드 ADC 전체 데이터 시트 (PDF, 920kB) MAX12558 듀얼, 80Msps, 14비트, IF/Baseband ADC 전체 데이터 시트 (PDF, 468kB)   다운로드, PDF 형식 (147kB)  AN3558, AN 3558, APP3558, Appnote3558, Appnote 3558