개요: 이 기술 문서에서는 IF 및 베이스밴드 애플리케이션에서 일반적으로 사용되는 고속 아날로그-디지털 컨버터(ADC)의 적합한 레이아웃 기술, 부품 선택 및 배치를 제시한다. 그리고 부품 선택 및 배치는 물론, 최적화 회로도, 적합한 고속 레이아웃 기술, 바이패싱 및 디커플링 도움말, 열 관리 지침 수립에 도움이 되는 지침의 예로서 고분해능 고속 데이터 컨버터 제품군 MAX12553, MAX12554 및 MAX12555를 사용한다.
개요
이 애플리케이션 노트에서는 고속 데이터 컨버터를 위한 회로도 및 레이아웃 제안을 위한 간략한 자료를 제공한다. 이 노트는 부품 및 평가 보드 킷 데이터 시트에 제공된 회로도와 PCB 레이아웃 정보를 보완한다. 사용자는 자신의 특정 애플리케이션을 고려하고 이 모든 가용 자원을 검토하여 자신이 의도한 애플리케이션의 소자 성능을 최적화해야 한다. Maxim의 14비트 아날로그-디지털 컨버터(ADC)인 MAX12553, MAX12554 및 MAX12555가 예로서 사용된다. 이 부품들은 각각 65Msps/80Msps/95Msps의 샘플링 레이트를 위해 최적화되어 있으며 모든 IF 및 베이스밴드 애플리케이션에 사용할 수 있다.
이 애플리케이션 노트는 일반 제안, 회로도 제안 및 레이아웃 제안의 세 부분으로 구성되어 있다. 일반 제안 항목에서는 애플리케이션에서 최상의 소자 성능을 제공하게 될 설계 관행을 간략히 소개한다. 소자를 중심으로 한 외부 부품 배치의 일반적인 측면에서 최상의 관행을 설명하며, 물리적 PCB 자체와 관련한 제안이 제시된다. 회로도 제안 부분에서는 가장 중요하고 민감한 소자 핀을 위해 권장되는 부품 값을 제공한다. 끝으로 레이아웃 제안 부분에서는 소자를 둘러싼 부품 배치 권고사항을 자세히 설명하고, 윗면 또는 밑면 레이어에 배치해야 할 외부 부품을 구분한다. PCB와 관련한 추가 정보가 제공된다.
핀아웃 도해는 그림 1을 참조하고 이 ADC 제품군의 핀 설명은 표 1을 참조한다. 평가 킷(EV Kit)은 단일 종단 또는 차동 클록, 단일 종단 또는 차동 클록 아날로그 입력, 내부/외부 기준 전압 등을 허용하는 다양한 옵션이 있다. 따라서 이 EV 킷 회로도 (그림 2 및 그림 3)는 일반적인 애플리케이션에서 사용되는 것보다 더 많은 외부 부품 및 구성을 수용한다. 그림 4와 그림 5는 EV 킷의 윗면 및 밑면 레이어의 실크스크린과 부품 배치를 보여준다.
그림 1. MAX12553, MAX12554 및 MAX12555 핀아웃
표 1. 핀 설명
PIN
NAME
FUNCTION
1
REFP
Positive Reference I/O. The full-scale analog input range is ±(VREFP-VREFN) x 2/3. Bypass REFP to GND with a 0.1µF capacitor. Connect a 1µF capacitor in parallel with a 10µF capacitor between REFP and REFN. Place the 1µF REFP to REFN capacitor as close to the device as possible on the same side of the PC board.
2
REFN
Negative Reference I/O. The full-scale analog input range is ±(VREFP-VREFN) x 2/3. Bypass REFN to GND with a 0.1µF capacitor. Connect a 1µF capacitor in parallel with a 10µF capacitor between REFP and REFN. Place the 1µF REFP to REFN capacitor as close to the device as possible on the same side of the PC Board.
3
COM
Common-Mode Voltage I/O. Bypass COM to GND with a 2.2µF capacitor. Place the 2.2µF COM to GND capacitor as close to the device as possible. This 2.2µF capacitor can be placed on the opposite side of the PCB and connected to the MAX12553 through a via.
4, 7, 16, 35
GND
Ground. Connect all ground pins and EP together.
5
INP
Positive Analog Input.
6
INN
Negative Analog Input.
8
DCE
Duty-Cycle Equalizer Input. Connect DCE low (GND) to disable the internal duty-cycle equalizer. Connect DCE high (OVDD or VDD) to enable the internal duty-cycle equalizer.
9
CLKN
Negative Clock Input. In differential clock input mode (CLKTYP = OVDD or VDD), connect the differential clock signal between CLKP and CLKN. In single-ended clock mode (CLKTYP = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
10
CLKP
Positive Clock Input. In differential clock input mode (CLKTYP = OVDD or VDD), connect the differential clock signal between CLKP and CLKN. In single-ended clock mode (CLKTYP = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
11
CLKTYP
Clock Type Definition Input. Connect CLKTYP to GND to define the single-ended clock input. Connect CLKTYP to OVDD or VDD to define the differential clock input.
12-15, 36
VDD
Analog Power Input. Connect VDD to a 3.15V to 3.60V power supply. Bypass VDD to GND with a parallel capacitor combination of >2.2µF and 0.1µF. Connect all VDD pins to the same potential.
17, 34
OVDD
Output-Driver Power Input. Connect OVDD to a 1.7V to VDD power supply. Bypass OVDD to GND with a parallel capacitor combination of >2.2µF and 0.1µF.
18
DOR
Data Out-of-Range Indicator. The DOR digital output indicates when the analog input voltage is out of range. When DOR is high, the analog input is beyond its full-scale range. When DOR is low, the analog input is within its full-scale range.
19
D13
CMOS Digital Output, Bit 13 (MSB)
20
D12
CMOS Digital Output, Bit 12
21
D11
CMOS Digital Output, Bit 11
22
D10
CMOS Digital Output, Bit 10
23
D9
CMOS Digital Output, Bit 9
24
D8
CMOS Digital Output, Bit 8
25
D7
CMOS Digital Output, Bit 7
26
D6
CMOS Digital Output, Bit 6
27
D5
CMOS Digital Output, Bit 5
28
D4
CMOS Digital Output, Bit 4
29
D3
CMOS Digital Output, Bit 3
30
D2
CMOS Digital Output, Bit 2
31
D1
CMOS Digital Output, Bit 1
32
D0
CMOS Digital Output, Bit 0 (LSB)
33
DAV
Data-Valid Output. DAV is a single-ended version of the input clock that is compensated to correct for any input clock duty-cycle variations. DAV is typically used to latch the MAX12553 output data into an external back-end digital circuit.
37
PD
Power-Down Input. Force PD high for power-down mode. Force PD low for normal operation.
38
REFOUT
Internal Reference Voltage Output. For internal reference operation, connect REFOUT directly to REFIN or use a resistive divider from REFOUT to set the voltage at REFIN. Bypass REFOUT to GND with a >0.1µF capacitor.
39
REFIN
Reference Input. In internal reference mode and buffered external reference mode, bypass REFIN to GND with a >0.1µF capacitor. In these modes VREFP - VREFN = VREFIN x 3/4. For unbuffered external reference-mode operation, connect REFIN to GND.
40
G/ /T\
Output Format Select Input. Connect G/ /T\ to GND for the Two's complement digital output format. Connect G/ /T\ to OVDD or VDD for the Gray code digital-output format.
-
EP
Exposed Paddle. The MAX12553 relies on the exposed paddle connection for a low-inductance ground connection. Connect EP to GND to achieve specified performance. Use multiple vias to connect the top-side PCB ground plane to the bottom-side PCB ground plane.
일반적인 제안
일반적으로 견고한 접지판과 전원판이 있는 멀티레이어 보드는 최고 수준의 신호 무결성을 갖는다.
MAX12553, MAX12554 및 MAX12555는 노출 패드와 접지판의 견고한 연결 등 고속 보드 레이아웃 설계 기술을 필요로 한다.
절대 최소 공극(absolute minimum voids)을 사용하여 MAX12553, MAX12554 및 MAX12555의 아날로그 면에서 내부 레이어 접지판 무결성을 최대한 견고하게 유지한다. 공극을 최소화하려면 비아(via)를 서로 엇갈리게 하고, 매우 작은 비아 공간을 사용한다. 또한 중요한 부품, 특히 핀 1과 2에서는 REF 커패시터, 핀 3 COM 바이패스 밑에는 견고한 접지를 유지하고, 아날로그 입력 핀 5와 6 주위에는 값이 작은 커패시터를 사용한다.
서로 다른 입력 및 출력 신호를 잘 정의된 레이어 할당으로 제한하고, X 레이어에는 모든 아날로그 입력을, Y 레이어에는 모든 디지털 출력을, Z 레이어에는 모든 클록을 제한한다. 그런 다음 두 개의 견고한 접지판 사이에 또는 마이크로스트립으로서 각 레이어를 설치한다.
이러한 신호에 대한 인덕턴스를 최소화하고 전체 잡음을 최소화하려면 전원판을 접지 트레이스와 반대로 사용한다. 전력 트레이스를 사용할 경우, IR 강하 및 인덕턴스를 최소화하기 위해 전력 트레이스는 물리적 폭이 넓어야 한다.
GND 및 VDD (전력 연결)을 위해서는 여러 개의 18mm 드릴 크기 비아를 권장한다.
모든 MAX12553, MAX12554 및 MAX12555 GND 및 노출 패드(EP)는 동일한 접지판에 연결되어야 한다. MAX12553, MAX12554 및 MAX12555는 지정된 접지 레이어에 대해 여러 개의 비아를 사용하여 낮은 인덕턴스 접지 연결을 위해 EP 연결에 의존한다. 필요한 비아의 수는 구멍 크기에 따라 다르다. 한 가지 지침으로 Maxim은 5 x 5 (총 25개)의 13mm 비아 행렬을 사용한다. 최소 12개의 비아가 필요하다.
MAX12553, MAX12554 및 MAX12555의 내부 및 외부에서 가장 중요한 연결은 아날로그 입력, 기준 핀, 클록 및 디지털 출력 트레이스이다. 가장 중요한 핀은 1, 2, 3, 5, 6, 9, 10, 38 및 39이다.
ADC를 둘러싼 트레이스 연결 바이패스 및 중요한 커패시터는 저항 및 인덕턴스를 최소화하기 위해 가능한 한 폭이 넓어야 한다. 10mm 이상의 트레이스 폭이 권장된다. 접지 트레이스는 부품이 직접 접지판에 위치하지 않을 경우 가능한 한 넓어야 한다. 여기에는 PCB 설계에서 사용되는 모든 접지 열이 포함된다.
바이패스 커패시터를 GND로 라우팅하기 위해 열(thermal)이 사용될 경우, 각 열(thermal)의 GND 끝에 하나의 비아를 두어 커패시터 당 2개의 열을 사용하여 인덕턴스를 최소화한다.
고속 디지털 신호 트레이스를 민감한 아날로그 트레이스, 클록 트레이스 및 REFP (핀 1)과 REFN (핀 2)로부터 멀리 떼어 라우팅한다.
모든 신호 라인(REFP 및 REFN 포함)을 짧게, 그리고 90°로 꺾이지 않게 유지한다.
차동 아날로그 입력 네트워크 레이아웃이 대칭이 되도록 하고 모든 기생(parasitics)은 균등하게 균형을 이루도록 한다.
인덕턴스를 제한하기 위해 모든 바이패스 커패시터를 가능한 한 소자에 가깝게 위치시고, 표면 실장 소자를 사용하여 PCB에서 ADC와 동일한 면에 위치시키는 것이 좋다 (아래의 레이아웃 제안 항목에서 자세히 설명함).
일반적으로 모든 GND 바이패스 비아는 18mm의 드릴 크기여야 한다.
이 소자는 최상의 성능을 위해 별도 아날로그 및 디지털 전원을 필요로 한다.
MAX12553, MAX12554 및 MAX12555는 클록 입력으로 차동 또는 단일 종단 신호를 허용한다.
MAX12553, MAX12554 및 MAX12555는 차동 또는 단일 종단 아날로그 입력 신호를 수용한다. 차동 신호는 최적의 성능을 제공한다.
소자 EP는 소자를 위한 주 접지(main ground)로 행동하므로 지정된 접지판에 올바로 부착되어야 한다.
ADC 회로와 보드에 포함될 수 있는 기타 인접한 회로 사이에 접지 '섬(island)'을 사용한다. 예를 들어, 단 하나의 보드에 여러 개의 ADC가 사용될 경우 ADC 사이에 접지판을 두어 해당 회로를 분리시킨다.
회로도 제안
(그림 2와 그림 3 참조)
(핀 1, REFP): 보드의 윗면에 고주파 (최대 1.0µF) 세라믹 커패시터를 사용하여 REFP를 GND로 바이패스한다. 모든 REFP 트레이스를 짧게 유지한다.
(핀 2, REFN): 보드의 윗면에 고주파 (최대 1.0µF) 세라믹 커패시터를 사용하여 REFN을 GND로 바이패스한다. 모든 REFN 트레이스를 짧게 유지한다.
(핀 1, REFP 및 핀 2, REFN): REFP와 REFN 사이에 고주파 1µF 세라믹 커패시터를 고주파 10µF 세라믹 커패시터와 병렬로 포함시킨다. 핀 1과 2에 연결된 모든 커패시터는 고주파 품질이 양호해야 한다.
(핀 5 및 6, INP 및 INN): 최상의 전체 AC 성능을 달성하려면 애플리케이션에 따라 5.6pf ~ 12pf 범위 값을 가지는 접지에 대해 이러한 핀에 션트 커패시터를 포함시켜야 한다. 이러한 커패시터 값은 ADC를 구동하는 앤티 엘리어싱 필터의 공진 회로에 포함될 수 있으며 보드의 윗면에 위치해야 한다.
(핀 17, 34, OVDD): 양호한 고주파 0.1µF 세라믹 커패시터를 양호한 고주파 2.2µF 이상의 세라믹 커패시터와 병렬로 사용하여 OVDD를 GND로 바이패스한다.
(핀 19-32, D13-D0): 데이터 출력 핀에서 해당 부하로 직렬 저항을 포함시킨다. 이러한 저항은 고주파 에지 전류를 출력 로직 드라이버에서 나오는 내부 칩 GND로 제한한다. 부하 정전용량과 결합될 때 약 1ns의 RC 시간 상수를 생성하는 값을 선택한다. Maxim은 기본적으로 여러 개의 0402 저항이 하나의 연속 블록에 이루어지는 초소형 저가 저항 어레이를 사용한다. Maxim EV 킷에서 Panasonic 부품번호 EXB-2HV-221J를 참조한다.
(핀 38, REFOUT): 내부 기준 동작의 경우, REFOUT을 직접 REFIN에 연결하거나 REFOUT으로부터 나온 저항 분리기를 사용하여 REFIN에서 전압을 설정한다. 양호한 고주파 0.1µF 이상의 세라믹 커패시터를 사용하여 REFOUT을 GND로 바이패스한다.
(핀 39, REFIN): 내부 기준 모드 및 버퍼된 외부 기준 모드에서 양호한 고주파 0.1µF 이상의 세라믹 커패시터를 사용하여 REFIN에서 GND로 바이패스한다. 버퍼되지 않은 외부 기준 모드 동작의 경우 REFIN을 GND에 연결한다.
그 다음, 핀 1과 2 사이에 1µF 커패시터를 위치시킨다. 이 커패시터는 가능한 한 이 핀들에 가깝게 보드의 윗면에 위치시켜야 한다. REFP 및 REFN (핀 1과 2)에 있는 1µF 커패시터는 제조 공차가 허용하는 한 최대한 DUT에 가까워야 한다.
그 다음, 핀 1에서 접지로 그리고 핀 2에서 접지로 바이패스 커패시터를 위치시킨다. 이 커패시터들은 공유되는 1µF 커패시터에 최대한 가깝게 위치되어야 하며, 비아를 사용하여 이러한 커패시터의 GND 끝을 지정된 아날로그 접지 레이어에 연결해야 한다 (또한 소자 EP에 연결해야 한다). 레이어 2에 접지판이 있을 경우, 이 접지판은 핀 1과 2에 인덕턴스를 줄이기 위해 이 3개 아래로 확장되어야 한다. REFP와 REFN 접지 비아의 경우, Maxim은 18mm의 드릴 지름을 사용한다. 이것은 도금을 위한 3mm를 추가한 크기이다. 최종 구멍 크기는 약 15mm이다.
그 다음, 핀 1과 2 사이에 10µF 커패시터를 위치시킨다. 이 커패시터를 위해 윗면 레이어에 충분한 공간이 없을 경우, EV 킷에서처럼 신호를 라우팅하기 위해 비아를 사용하여 보드의 밑면에 커패시터를 포함시킬 수 있다. 이 커패시터를 소자 핀에 연결하는 전체 트레이스 길이를 최소화한다.
핀 1과 2 사이의 트레이스 길이는 짧아야 하고 일치해야 한다. 마찬가지로 이 길이는 대칭이어야 하고 동일해야 한다.
그 다음, 2.2µF 커패시터를 최대한 소자에 가깝게 하여 핀 3에서 GND로 위치시킨다. 이 커패시터는 보드의 밑면에 위치할 수 있으며 필요 시 13mm 비아를 사용하여 핀 3에 연결될 수 있다. 트레이스는 짧아야 한다.
모든 GND 핀 (핀 4, 7, 16 및 35)은 트레이스를 사용하여 MAX12553, MAX12554 및 MAX12555 밑면의 동(copper)에 물리적으로 라우팅되어야 한다.
MAX12553, MAX12554 및 MAX12555를 지정된 접지판(레이어 2가 좋음)에 연결시키는 것이 중요하다. 이것은 인덕턴스를 최소화하기 위해 충분한 비아 수를 사용해서만 이루어질 수 있다. 숫자는 구멍 크기에 따라 다르다. 한 가지 지침으로, Maxim은 5 x 5 (총 25개)의 13mm 비아를 사용하도록 권장한다. 최소 12mm가 필요하다.
아날로그 입력 회로는 평형을 이루어야 한다. 이것은 구동 소스(증폭기, 필터 등)에서 차동 입력까지의 트레이스 길이가 동일한 길이여야 하며 모든 기생(parasitics)이 균등하게 평형을 이루도록 부품의 배치가 서로 대칭이 되어야 한다는 것을 의미한다. 이러한 라인은 인덕턴스 및 픽업을 최소화하기 위해 짧게 유지되어야 한다.
아날로그 입력 핀 5와 6을 보드의 윗면에서 소자에 가깝게 위치시켜 이들 핀에서 션트 커패시터 트레이스 길이를 최소화한다.
단일 레이어(레이어 2가 좋음)는 권장 비아 어레이를 사용하여 MAX12553, MAX12554 및 MAX12555 EP가 연결되는 견고한 아날로그 접지로서 사용되어야 한다.
클록 제안 (핀 9 및 10):
클록 입력은 아날로그 입력 및 기준 핀처럼 민감하다. 클록 라인을 아날로그 신호 라인과 동일하게 취급하도록 한다. 클록 라인을 디지털 출력 신호에 가깝게 흐르지 않게 한다. 보드에서 여러 개의 ADC를 사용할 경우, 잡음 및 신호 픽업을 최소화하기 위해 클록 라인 쌍을 다른 ADC 부분으로부터 분리시킨다. 클록 신호는 데이터 출력 라인과 동일한 레이어에 있지 않아야 한다. 동일한 레이어에 있을 경우, 2개의 신호 유형 사이에 비교적 큰 물리적 거리를 유지하고 2개의 신호 유형 사이에 GND를 라우팅함으로써 발생할 수 있는 결합을 제거한다.
차동 클록 입력의 경우에는 이러한 소자들을 특성화하는 데 사용되는 1.4VP-P의 기본 값이 권장된다. 그러나 가장 중요한 것은 최대값 간 입력 클록 신호 스윙이 아니라 고속 상승 및 하강 시간을 발생시키는 슬루율이다. 또한 내부 차동 증폭기는 이득을 제공하고 신호를 한층 더 적합하게 만든다. EV 킷에서는 고속 상승 및 하강 시간을 보장하기 위해 중앙에서 분기되는 트랜스포머를 사용하여 클록 입력을 강화하고 다이오드를 사용하여 진폭을 1.4VP-P로 제한한다. 단일 종단 클록의 경우, 에지는 데이터 시트에 지정된 최대 및 최소 전압이 높은 로직 레벨의 경우 최소 0.8VDD이고, 낮은 로직 레벨의 경우 최대 0.2VDD로 뾰족해야 한다. 클록 공통 모드 전압 (1/2VDD)은 내부적으로 제공된다. 권장 인터페이스 회로/드라이버 로직: 입력 CMOS, LVPECL, LVDS를 포함하는 모든 로직 제품군은 클록 입력 구동을 위해 사용될 수 있다. 고주파 입력 신호를 갖는 가장 까다로운 애플리케이션의 경우, MAX9320 PECL 버퍼와 같은 초고속 LVPECL 클록 분산이 권장된다.
(핀 12-15, 36, VDD): 최상의 관행은 0.1µF 바이패스 커패시터를 소자 핀 바로 옆에 위치시키는 것이다.
(핀 17, 34, OVDD): 최상의 관행은 0.1µF 바이패스 커패시터를 소자 핀 바로 옆에 위치시키는 것이다.
데이터 라인 (핀 19-32): 출력 데이터 핀의 경우, ADC에서 버퍼까지 또는 부하 IC까지의 트레이스를 짧게 유지한다. 최적의 성능을 보장하기 위해 직렬 저항을 ADC에 매우 가깝게 위치시키고 총 부하 정전용량을 10pF로 정한다. 최적의 AC 성능을 달성하기 위해 버퍼 또는 부하 IC가 MAX12553, MAX12554 및 MAX12555 EP 접지와 등을 맞댄 견고한 접지판을 갖는 것이 대단히 중요하다. 데이타 라인이 윗면 또는 밑면 레이어에서 라우팅될 경우 (마이크로스트립 기술), 효과적인 전송 라인을 형성하기 위해 인접 레이어는 접지판이어야 한다. 데이터 라인이 내부 레이어에서 라우팅될 경우 (스트립라인 기술), 효과적인 전송 라인을 형성하기 위해 2개의 인접 레이어 모두 접지 전위에 있어야 한다. 반사 전류 경로를 제어하기 위해 디지털 신호 출력들이 단일 버스에 밀착되어 배열되도록 제한시킨다. 또한 데이터 라인이 내부 레이어로 강하될 때 비아 배치를 서로 엇갈리게 하여 MAX12553, MAX12554 및 MAX12555와 디지털 부하 간에 접지판 공극(디지털 신호 비아에 의해 생성된)을 최소화한다.
REFOUT 및 REFIN (핀 38 및 39)에 대한 바이패스 커패시터는 짧은 트레이스를 사용하여 소자 핀에 가깝게 위치시켜야 하며 직접 소자 접지판에 접지되어야 한다.
그림 4. EV 킷 윗면 실크스크린 및 부품 배치
그림 5. EV 킷 밑면 실크스크린 및 부품 배치
결론
사용자가 소자 및 EV 킷 데이터 시트에 실린 정보를 보충하기 위해 이 애플리케이션 노트에 제공된 제안을 따른다면 소자 성능은 의도한 애플리케이션에서 최적화될 것이다.
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