개요: 이 애플리케이션 노트에서는 DS2154의 A2 개정판을 DS2154의 D1 개정판으로 교체하기 위한 절차를 설명한다. DS2154의 D1 개정판은 DS2154의 A2 개정판에 대한 드롭 인 교체이다. 그러나 사용자가 부품을 교체하는 동안 타이밍 관련 문제를 경험할 수 있다. 이 애플리케이션 노트에서는 이 문제의 시정을 위한 작업에 대해 설명한다.
개정판 간 차이
DS2154 개정판 A2는 0.8µm CMOS 공정을 사용하여 제조되고, DS2154 개정판 D1은 0.6µm CMOS 공정을 사용하여 제조된다.
DS2154의 A2와 D1 개정판 모두에 대해, 레지스터는 파워 업 시 임의 상태에 머문다. 사용자가 모든 내부 레지스터를 프로그래밍하여 알려진 상태로 프로그래밍해야 적합한 동작이 보증될 수 있다. 여기에는 시험 레지스터를 00h로 설정하는 작업이 포함된다. 이 초기화를 수행하기 위해 가장 효율적인 방법은 루틴을 사용하여 0x00을 주소 0x00에서 0xFF까지 기록하기 위해 한 가지 루틴을 사용하는 것이다.
송신 측 타이밍 다이어그램
참고로 TSYNC와 프레임 번호 간, TSYNC와 시간 슬롯 번호 간, 그리고 TSYNC와 TCLK 간 송신 측 타이밍은 아래 그림과 같다. 이 타이밍들은 A2와 D1 개정판 모두에 대해 동일하다. (자세한 내용은 DS2154 데이터 시트를 참조한다.)
그림 1. TSYNC와 프레임 번호 간 송신 측 타이밍
그림 2. TSYNC와 시간 슬롯 (TS) 번호 간 송신 측 타이밍
그림 3. TSYNC와 TCLK 간 송신 측 타이밍
DS2154 D1 개정판에서, TCR1.0 = 0 (TSIO = 0)을 설정하여 TSYNC가 입력으로 구성될 경우 E1 SYNC 신호는 때때로 시간 슬롯 0 (TS0)의 MSB와 정확히 동기화되지 않는다. 그림 4는 DS2154 A2 개정판의 경우 TSYNC와 TCLK 간 가능한 유효 타이밍 다이어그램의 범위 이미지이다. 그러나 이것은 DS2154 D1 개정판에 대해서는 유효하지 않다.
그림 4. 오실로스코프에서 취한 TSYNC와 TCLK 간 송신 측 타이밍
그림 4는 TCLK와 TSYNC의 하강 에지가 거의 동시적임을 보여준다. D1 개정판에서 착신 TSYNC는 TCLK의 하강 에지에서 샘플링된다. 정확한 샘플링을 얻기 위해 사용자는 TSYNC에서 25ns 이상의 지연을 추가할 필요가 있다. 사용자는 또한 TSYNC의 클록 펄스를 더 넓게 만들 수 있다. 이렇게 하면 샘플링 문제를 해결할 수 있다. DS2154의 A2 개정판은 TSYNC와 TS0을 정렬하는 데 도움이 되는 상승 에지 검출기를 갖추고 있다. DS2154의 D1 개정판은 간단히 TCLK의 하강 에지로 TSYNC를 샘플링한다. 그림 5는 TSYNC 펄스를 더 넓게 만든 후 TCLK와 TSYNC 간 타이밍 다이어그램을 나타낸 것이다.
그림 5. TSYNC 펄스의 폭을 넓힌 후 오실로스코프에서 취한 TSYNC와 TCLK 간 송신 측 타이밍
결론
DS2154의 A2 개정판을 D1 개정판으로 교체할 때 대부분의 애플리케이션은 이러한 타이밍 문제를 겪지 않는다. 그러나 애플리케이션에서 이 문제가 발생할 경우, TSYNC 지연을 25ns 증가시키거나 TSYNC 펄스의 폭을 넓히는 것이 좋다. DS2154의 동작에 관한 추가 문의사항은 Dallas Semiconductor 통신 애플리케이션 지원 팀에 문의한다. (이메일: , 전화: 972-371-6555).
의견을 보내주세요! 위 내용이 도움이 되셨나요? 여러분의 의견을 기다립니다 — Maxim은 보내주신 정정이나 제안사항을 반영하고 있습니다.
이 페이지를 평가하고 의견을 보내주십시오.
다운로드, PDF 형식
