통신, 광 송수신기, 데이터 및 스토리지 영역 네트워크, 무선 제품 등의 분야에서는 클록 데이터 복구(CDR)용 애플리케이션을 많이 사용한다. 설계가 더 큰 대역폭을 요구하고 할당 대역폭 및 스펙트럼 대역폭의 사용이 증가함에 따라 CDR 기술의 이점 또한 중요성을 더해 간다. 더욱이 공급업체 및 이들 제품은 시스템 레벨 및 보드 레벨 인터페이스를 위해 병렬에서 직렬로 옮겨가고 있다.
최근 들어, 보다 폭이 넓은 병렬 버스를 백플레인 전역에서 처리하고 수신기에서의 클록 및 데이터 스큐(Skew)를 관리하기 위해 CDR 기술의 사용이 크게 증가하고 있다. 또한 이들 신호의 라우팅도 쉽지 않는데 그 이유는 이들 신호가 보드 공간 및 전력을 소비하고, 신호 및 신호 라인 종단(termination)을 관리하기 위한 다층 라우팅 구조를 필요로 하기 때문이다. 많은 비트의 데이터 버스 사용으로 인한 전자기 간섭(EMI)의 발생 또한 관심 사항이다.
CDR은 새로운 통신 기술, 전기 신호 처리 기술의 향상과 수 기가 비트의 신호를 FR-4과 백플레인 통해 보내야 되는 필요성으로 인해 매우 중요하게 되었다. 전송에 앞서 클록과 데이터를 결합하는 통신 기법은 새로운 것이 아니다. 클록과 데이터의 결합은 클록 및 데이터의 신호가 항상 동시에 도착할 것을 보증한다. 그러나 보다 중요한 것은 수신기에서의 클록과 데이터의 분리이다. 이는 CDR 회로에 의해 이루어진다. 병렬 데이터 형식을 직렬 데이터 형식으로 받거나 직렬 데이터 형식을 병렬 데이터 형식으로 받는 제품을 시리얼라이저 또는 디시리얼라이저라 부른다(줄여서 "SerDes"). 이들 제품에는 대개 직렬 데이터 스트림을 병렬화하기 위한 CDR 블록이 있다.
본문에서는 고속 직렬 통신 링크 애플리케이션에서 성공적인 CDR을 수행하는데 필요한 CDR의 부품 블록에 대해 살펴보았다. 데이터가 어떻게 링크를 통해 변환되고 다시 복구되는지에 관해 전형적인 고속 직렬 통신 링크의 개요가 제공된다. 일반적인 CDR 토폴로지와 관련해 다양한 CDR 방안들을 논의한다. 또한 링크의 송수신 측면에서 기준 발진기의 역할에 대해서도 논의한다.
고속 직렬 통신에 있어서의 클록 및 데이터 복구
그림 1은 고속 직렬 통신 링크의 기본 다이어그램을 보여준다. 병렬 데이터 (b1, b2, b3,... bn) 비트가 주파수 ft로 전송 시리얼라이저에 도착한다. 시리얼라이저 내부에서는 데이터가 병렬 형식으로부터 직렬 형식으로 변환된다. n x ft에 해당하는 최소한의 전송 속도로 직렬 비트 스트림이 만들어지며, 여기서 n은 병렬 데이터 비트의 총 수이다. 결과 주파수(전송 속도)는 데이터가 비트 에러율 (BER) 성능에 대한 채널 요구사항을 충족시키기 위해 혹은 수신기측 CDR에서 풍부한 변환 컨텐츠를 제공하기 위해 부호화되었는지에 따라 ft보다 더 높을 수 있다. 리드-솔로몬 (Reed-Solomon) 순방향 오류 정정(FEC)과 8B10B 부호화는 각각 채널 부호화 및 수신 CDR에서 풍부한 변환 컨텐츠를 제공하는 예이다. 이 직렬 데이터는 전송 준비가 되어 채널을 통해 수신기로 보내지고, 종국적으로 디시리얼라이저로 도달한다. 이 기본 통신 블록은 데이터가 광섬유, 공기 또는 백플레인을 통해 전송되느냐에 관계 없이 적용된다.
그림 1. 고속 직렬 통신 링크에서의 클록 및 데이터 복구
CDR 적용에서는 타이밍(클로킹)이 무엇보다 중요하다. 시스템 설계 과정에서, 설계엔지니어는 미결정 채널 왜곡을 가진 채널을 통해 전송 신호의 전송 및 수신을 위해 병렬 형식으로부터 직렬 형식으로 데이터를 구동하는 방법을 결정한다. 데이터 신호에 대한 설계의 열화 효과를 최소화하는 것이 신호 대 잡음비를 보호하고 BER 성능을 유지하는데 있어 중요하다. 예를 들어, 백플레인을 통한 디지털 전송 방안에 있어, 시스템의 지터 (jitter) 성능은 매우 중요하다. 고속 전기 신호가 다양한 길이(FR-4 및 백플레인)를 가로질러 신호 레벨 및 시간 변화(time-variant)에 따른 왜곡 면에서 신호 열화를 야기하기 때문이다.
클록-데이터 복구의 핵심에는 위상 동기 루프 (PLL) 기반의 회로가 있는데, 이는 경우에 따라 디지털에 기초할 수도 있다. 그림 2는 시리얼라이저 혹은 그림 1에서 보여준 통신 링크의 전송 측면에서 사용할 수 있는 기본 PLL 블록이다. PLL 블록은 위상-주파수 탐지기(PD), 필터(LPF), 전압-제어 발진기(VCO) 및 분리 체인(1/n)을 포함한다. 이와 같이, VCO의 출력은 매우 안정적인 기준 입력 VREF에 위상 정렬(phase-align)되어 있다. 이 PLL 블록의 목적은 기준 주파수를 고정 양(n)으로 곱하는 것으로, 그 값이 VCO의 자연 주파수가 된다. 대부분의 경우, VREF는 석영 기반으로, 대단한 위상-잡음 특성과 더불어 고도의 안정성 및 정확성을 제공한다. 추가로, 이 기준은 필요한 애플리케이션 또는 시스템 요구사항에 따라 온도 보상이나 전압 보상을 받을 수 있다. SONET 기반의 애플리케이션에 있어, 이 기준은 특정 계층 레벨(예: Stratum 3, 3E 또는 4)을 충족시킨다.
그림 2. 클록 체배 애플리케이션은 PLL에 의해 구동된다.
수신 측면에서, CDR PLL 블록은 약간 다른 구조를 취함으로써 클록과 데이터를 모두 복구할 필요성을 해결한다. 그림 3에서 볼 수 있듯이, 클록/데이터 결합 신호는 두 개의 서로 다른 경로를 구동하는 버퍼를 통해 PLL 블록으로 들어온다. 한 경로는 데이터-결정 (DEC) 블록에 입력되고, 두 번째 경로는 클록-복구 블록에 입력된다. 클록-복구 블록은 그림 2의 PLL 블록과 매우 닮았으나 1/n 블록이 없다. VCO에서 복구된 클록은 DEC로의 샘플링 클록으로 사용되며 또한 위상-주파수 탐지기로의 피드백으로 사용되고 수신 시스템의 시스템-타이밍을 위한 클록으로 사용된다. 그림 1의 경우, 이 복구된 클록은 병렬-클록 주파수로 낮추어져서 디시리얼라이저 블록을 구동한다.
그림 3. 기본 PLL 블록을 수정하여 CDR 회로를 구현하였다.
클록 및 데이터 복구 시 기준 발진기
다이어그램에 보이는 기준 발진기는 발진기 입력에 적용되고 있는 VCO를 나타낸다. 이 전압 제어는 LPF 단에 의해 구현된다. 일반적으로, VCO 또는 전압-제어 수정 발진기(VCXO)는 그림3에서 보이는 것과 같이 루프 발진기로 사용될 수 있다. 루프 발진기의 주된 역할은 도착하는 클록/데이터의 주파수 편차를 추적하는 일이다. 추가로, 루프 발진기는 CDR(디시리얼라이저) 다음 단에 있는 부품들에 이 클록을 제공한다. 이는 VCO 또는 VCXO의 전압-제어 입력을 구동하는 LPF의 출력에 의해 이루어진다.
통신, 무선 및 데이터 통신과 같은 CDR 애플리케이션에서, 도착하는 데이터 신호 및 클록은 비교적 안정된 주파수 특성을 가져야 한다. 그러므로 전송 클록이 일정 정확도 및 안정성 규격을 충족시키는 것으로 가정한다. 수신단에서의 설계는 최소 및 최대의 정확도/안정성을 배제한다. 전송 클록 주파수가 표시된 주파수의 ±50ppm 이내일 것으로 예측되는 경우, 수신 클록은 최소 ±50ppm의 주파수-조정 능력을 갖는다. 그러나 설계 목적으로는 ±50ppm보다 어느 정도 큰 주파수 조정 능력을 고려하는 것이 좋다. 이 확대된 주파수-조정 능력은 채널에 의한 추가 신호-주파수 왜곡 또는 통신 중단에 대처할 수 있다.
PLL이 정적인 조건으로의 구동을 시도하더라도, 즉 주파수 록(lock)이 설정되었더라도 전압-제어 입력이 원하는 것보다 빠른 주파수쪽으로 이동하는 조건이 있을 수 있다. LPF 대역폭은 PLL이 록을 유지할 수 있는 최대 속도를 지정한다. 궁극적으로, 수신 VCO(또는VCXO)의 역할은 복구된 클록을 추적하고 재생산하는 일이다.
CDR로의 데이터/클록 입력이 없는 상태에서, CDR은 수신단 통신을 위한 필요사항을 위해 지정된 시간 동안 기준 신호를 제공할 필요가 있다. (예: 디시리얼라이저)
애플리케이션에 따라서는 결합 VCO/VCXO가 사용될 수도 있다. 그림 4에서, VCO/VCXO는 통상적인 CDR 구성에 최소한 두 가지 이점을 제공한다. 첫째, VCXO 추가는 예상되는 클록/데이터 신호의 주파수와 일치하는 VCO 주파수의 빠른 제어를 가능하게 한다. VCXO 주파수는 예상되는 클록 주파수 범위를 감당하도록 선택되었다. 예를 들어, 광대역 VCO는 수 천 개의 샘플이 입력되는 데이터 스트림에 동기되게 할 수 있다. VCXO와 록(Lock)-탐지 회로의 추가는 VCO가 일정한 작동 주파수를 유지하도록 하고, 시동 조건에서 보다 예측 가능한 록 시간을 제공하도록 돕는다. 둘째, VCXO의 추가는 클록/데이터 입력이 장시간 동안 손실된 경우 도움이 된다. 클록/데이터 신호가 없는 상태에서, 시스템은 매우 안정적인 석영-기반 발진기(VREF)를 참조하여 클록/데이터 신호가 신호 손실로부터 복구될 때까지 홀드오버(holdover)를 제공한다. 홀드오버는 기준 클록이 일정 시간 동안 일정 정확도를 유지할 수 있는 능력에 해당되는 일종의 사양이다(예: 24시간 동안 ±4.6ppm).
그림 4. 기본 CDR 블록을 수정하여 수신 클록/데이터 스트림에 쉽게 동기(locking)시킬 수 있다.
결론
통신 애플리케이션을 위해 클록/데이터 복구와 타이밍 조정, 시리얼라이저와 디시리얼라이저, 클록 생성기 및 TCXO에 관한 다양한 솔루션들이 소개되고 있다. 이러한 소자를 사용함으로써 설계 엔지니어들이 10MHz ~ 10GHz 범위의 주파수대에 있는 회로를 개발할 수 있으며 이 소자들은 GSM, OC-192 및 그 이상의 애플리케이션들에도 적용이 가능하다. 설계가 점점 보다 넓은 대역폭을 요구함에 따라, CDR 기술은 정보 통신, 광 송수신기, 데이터 및 스토리지 영역 네트워크, 무선 애플리케이션 등에 이상적이다.
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